JPH10187554A - 自己テスト回路を有する半導体メモリ装置 - Google Patents

自己テスト回路を有する半導体メモリ装置

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JPH10187554A
JPH10187554A JP9156500A JP15650097A JPH10187554A JP H10187554 A JPH10187554 A JP H10187554A JP 9156500 A JP9156500 A JP 9156500A JP 15650097 A JP15650097 A JP 15650097A JP H10187554 A JPH10187554 A JP H10187554A
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JP
Japan
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test
background
control signal
address
cycle
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JP9156500A
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Koshin Den
弘 信 田
Shoken Cho
昌 賢 趙
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Samsung Electronics Co Ltd
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    • G—PHYSICS
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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    • G11C29/26—Accessing multiple arrays

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 多様なサイズを有する多くの内蔵されたＲＡ
Ｍをテストするために一つのコントローラを共有して相
互連結費用を最小にすることのできる自己テスト回路を
有する半導体メモリ装置を提供する。 【解決手段】 本発明の自己テスト回路を有する半導体
メモリ装置は、メモリブロックと、メモリブロックのア
ドレス等をノーマル／テストに選択するための選択手段
ＭＵＸと、比較データを発生するバックグラウンド発生
手段ＢＧと、メモリブロックから読み出されたデータと
比較データとを比較する比較手段ＣＯＭＰと、比較手段
の各出力を組み合わせてテスト結果を発生する組合せ手
段Ｇ１と、選択手段にテスト用アドレス及び制御信号を
提供し、バックグラウンド発生手段にバックグラウンド
番号と出力反転制御信号を提供し、比較手段に比較制御
信号を提供するテスト制御手段１００とを備えることを
特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は自己テスト回路を有
する半導体メモリ装置に係り、特にコントローラを共有
して、コントローラと多数のメモリブロックとの間の相
互接続を最小化することにより費用節減に供し、多数の
ＲＡＭを同時にテストすることのできる自己テスト回路
を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体製造技術の急激な発達によって、
集積度は一つのチップにシステムが納められる程度に至
っている。これにつれて、内蔵されたＲＡＭの使用がサ
イズと個数の面で増加しており、そのテストが大きな問
題となっている。
【０００３】一般に、内蔵されたＲＡＭのテスト方法
は、テストパターンの生成場所によって２種類に区分さ
れる。第１はテスト装備によるものであり、第２はＢＩ
ＳＴ(Built-In Self Test)回路によるものである。
【０００４】まず、テスト装備による方法は、多様なテ
ストパターンを用いたテストが容易に行えるという長所
がある。しかし、テストモードにおいてＲＡＭのアドレ
スデータ入力、データ出力、制御信号をテスト装備が管
理するために、ＲＡＭの全てのポートがテスト装備のア
クセス可能なピンまで連結されなければならないので、
ルーティング(routing)とピンの使用にオーバーヘッド
が伴う。また、ピンをマルチプレックスして使用する場
合には、ＲＡＭを同時にテストすることができないので
テスト時間が増加する。
【０００５】ＢＩＳＴ方法では外部でＢＩＳＴモードを
設定すると、ＢＩＳＴ回路が駆動され、ＲＡＭを定めら
れたテストパターンを加えてテストした後、エラーが発
生したか否かだけを出力する。したがって、ＲＡＭのテ
ストのためにピンへの連結を必要とする信号が最小化さ
れ、ＲＡＭを同時にテストすることができるので、テス
ト時間が減少するという長所がある。しかし、テストパ
ターンを生成する回路がハードウェアで実現されてチッ
プ内部に追加されるので、チップ面積にオーバーヘッド
が発生しテストパターンが固定されるという短所があ
る。
【０００６】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解決するために案出されたもので、その目
的は、多様なサイズを有する多くの内蔵されたＲＡＭを
テストするために一つのコントローラを共有することに
よって、相互接続を最小化して多数のＲＡＭを同時にテ
ストすることのできる自己テスト回路を有する半導体メ
モリ装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の自己テスト回路を有する半導体メモリ装置
は、複数のメモリブロックと、テストモード信号に応じ
て前記複数のメモリブロックのアドレス、制御信号、デ
ータをノーマル／テストに選択するための複数の選択手
段と、前記複数のメモリブロックに書き込むデータと比
較するための比較データを発生する複数のバックグラウ
ンド発生手段と、前記テストモード信号に応じて前記複
数のメモリブロックから読み出されたデータと前記比較
データとを入力して比較し、その比較結果を出力する複
数の比較手段と、前記複数の比較手段の各出力を組み合
わせてテスト結果を発生する組合せ手段と、前記テスト
モード信号に応じて、前記複数の選択手段にテスト用ア
ドレス及び制御信号を提供し、前記複数のバックグラウ
ンド発生手段にバックグラウンド番号と出力反転制御信
号を提供し、前記複数の比較手段に比較制御信号を提供
するテスト制御手段とを備えることを特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面を参照して本発明
をより詳細に説明する。
【０００９】図１は本発明による自己テスト回路を有す
る半導体メモリ装置の構成を示す。図１の装置はＲ１，
Ｒ２，Ｒ３に対するメモリブロックと、テストモード信
号ＢＩＳＴ＿ＭＯＤＥに応じて前記各メモリブロックの
アドレス、制御信号、データをノーマル／テストに選択
するための複数の選択手段ＭＵＸ１，ＭＵＸ２，ＭＵＸ
３と、各メモリブロックに書き込むデータと比較するた
めの比較データを発生する複数のバックグラウンド発生
手段ＢＧ１，ＢＧ２，ＢＧ３と、前記テストモード信号
ＢＩＳＴ＿ＭＯＤＥに応じて各メモリブロックから読み
出されたデータと前記比較データを入力して比較し、そ
の比較結果を出力する複数の比較手段ＣＯＭＰ１，ＣＯ
ＭＰ２，ＣＯＭＰ３と、前記複数の比較手段の各テスト
エラー信号を論理和してテストの結果を発生する論理和
ゲートＧ１と、前記テストモード信号ＢＩＳＴ＿ＭＯＤ
Ｅに応じて、前記複数の選択手段ＭＵＸ１，ＭＵＸ２，
ＭＵＸ３にテスト用アドレスｔＡ５，ｔＡ８及び制御信
号ｔＷＥＮを提供し、前記複数のバックグラウンド発生
手段ＢＧ１，ＢＧ２，ＢＧ３にバックグラウンド番号Ｂ
ＧＮと出力反転制御信号ＩＮＶ ＢＧを提供し、前記複
数の比較手段ＣＯＭＰ１，ＣＯＭＰ２，ＣＯＭＰ３に比
較制御信号ＣＯＭＰＡＲＥを提供するテスト制御手段１
００とを含んでいる。
【００１０】前記複数のメモリブロックＲ１，Ｒ２，Ｒ
３は互いに異なるサイズを有し、各メモリブロックは一
つのテスト制御手段１００を共有することで相互連結構
造の費用を最小化するように設計されている。
【００１１】前記テスト制御手段１００は、ＳＯＡ(Sin
gle Order Addressing)アルゴリズムの実現のためにス
テージ０からステージ３をカウントする第１アップカウ
ンタ１０と、テストアドレスをカウントするアドレスポ
インタ（ＡＰ）用第２アップカウンタ２０と、アドレス
バックグラウンド番号（ＡＢＰ）をカウントする第３ア
ップカウンタ２５と、データバックグラウンド番号（Ｄ
ＢＰ）をカウントする第４アップカウンタ３０と、前記
第１から第４アップカウンタ１０、２０、２５、３０と
交信しながらＳＯＡアルゴリズムＤＭＦを行ってテスト
動作サイクルを発生するサイクル制御部４０と、前記第
１アップカウンタ１０のステージ情報と第３アップカウ
ンタ２５のアドレスバックグラウンド情報とサイクル制
御部４０の出力に応じてテスト完了信号ＤＯＮＥ、テス
ト書込み制御信号ｔＷＥＮ、バックグラウンド制御信号
ＩＮＶ＿ＢＧ、比較制御信号ＣＯＭＰＡＲＥを発生する
制御信号発生部５０と、アドレスポインタ情報、前記サ
イクル制御部４０の出力、第３アップカウンタ２５の出
力、第４アップカウンタ３０の出力を組み合わせて複数
のメモリブロックの各テストイネーブル信号ＴＥＮ１，
ＴＥＮ２，ＴＥＮ３を発生するテストイネーブル発生部
７０とを含んでいる。
【００１２】前記メモリブロックがＮ個であれば、１≦
ｉ≦Ｎに対してアドレスサイズ(Address Size(Rｉ))が
メモリブロック（Ｒｉ）のアドレスラインのビット数で
あり、最終アドレス(Last Address(Ri))がアドレスの最
大値であり、ＡＢＧＳｉｚｅ（Ｒｉ）がアドレスバック
グラウンド個数であり、ＤＢＧＳｉｚｅ(Ｒｉ)がデータ
バックグラウンド個数であり、ワードサイズラストバッ
クグラウンドがデータ入出力のビット数であるとき、前
記制御信号発生部５０の各制御信号、テスト完了信号Ｄ
ＯＮＥ、テスト書込み制御信号ｔＷＥＮ、バックグラウ
ンド制御信号ＩＮＶ＿ＢＧ、比較制御信号ＣＯＭＰＡＲ
Ｅは次の式で定義される。
【００１３】
【数１】 前記テストイネーブル信号ＴＥＮｉは、各メモリブロッ
クの最終アドレス値より前記アドレスポインタの値がさ
らに小さく、アドレスバックグラウンドサイズよりアド
レスバックグラウンド値がさらに小さく、データバック
グラウンドサイズよりデータバックグラウンド値が小さ
い場合には活性状態を保持し、その他の場合には非活性
状態を有する。これをまとめて表現すれば次の式にな
る。
【００１４】
【数２】 前記テストアドレス信号はＡＰ信号のうちＲＡＭのアド
レスラインのサイズだけのみ連結すればよく、アドレス
は増加する変化のみを有する。
【００１５】前記制御信号発生部５０は図２に示すよう
に、第１から第４アップカウンタ１０、２０、２５、３
０の値を初期化させる初期化サイクル(ｉｎｔｉ)、メモ
リブロックからテストデータＭ(ｔＡ)を読出し、読み出
されたデータと前記比較するデータとを比べる読出しサ
イクル(ｒｅａｄ)、バックグラウンド発生手段にテスト
データを書き込む書込みサイクル(ｗｒｉｔｅ)、ステー
ジ０と３で読取りと書込みのみを行うためのサイクルス
テージ０３（ｓｔａｇｅ０３）、ステージインクリメン
トサイクル（ｉｎｃ＿ｓｔａｇｅ）、バックグラウンド
番号インクリメントサイクル（ｉｎｃ＿ｂｄｇ）、及び
終了サイクル（ｆｉｎａｌ）を含んでいる。
【００１６】前記各バックグラウンド発生手段ＢＧｉは
前記バックグラウンド制御信号ＩＮＶ＿ＢＧと前記第４
アップカウンタ３０のバックグラウンド番号ＢＧＮに応
じて比較データを発生する。
【００１７】前記各比較手段ＣＯＭＰｉは対応のメモリ
ブロックＲｉから出力されるデータとバックグラウンド
発生手段ＢＧｉから発生された比較データとを入力して
比較し、前記比較制御信号ＣＯＭＰＡＲＥに応じて対応
するメモリブロックのテストエラー信号を出力する。
【００１８】
【発明の効果】以上述べたように、本発明の自己テスト
回路を有する半導体メモリ装置では、多様なサイズを有
する多くの内蔵されたＲＡＭをテストするために一つの
コントローラを共有して相互連結費用を最小にすること
ができる。
【図面の簡単な説明】
【図１】本発明による自己テスト回路を有する半導体メ
モリ装置の構成を示すブロック図である。
【図２】図１のサイクル制御部で実行されるＳＯＡ(Sin
gle Order Addressing)アルゴリズムを示す図である。
【符号の説明】
１０ 第１アップカウンタ ２０ 第２アップカウンタ ２５ 第３アップカウンタ ３０ 第４アップカウンタ ４０ サイクル制御部 ５０ 制御信号発生部 ７０ テストイネーブル発生部 １００ 制御手段

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリブロックと、 テストモード信号に応じて前記複数のメモリブロックの
    アドレス、制御信号、データをノーマル／テストに選択
    するための複数の選択手段と、 前記複数のメモリブロックに書き込むデータと比較する
    ための比較データを発生する複数のバックグラウンド発
    生手段と、 前記テストモード信号に応じて前記複数のメモリブロッ
    クから読み出されたデータと前記比較データとを入力し
    て比較し、その比較結果を出力する複数の比較手段と、 前記複数の比較手段の各出力を組み合わせてテスト結果
    を発生する組合せ手段と、 前記テストモード信号に応じて、前記複数の選択手段に
    テスト用アドレス及び制御信号を提供し、前記複数のバ
    ックグラウンド発生手段にバックグラウンド番号と出力
    反転制御信号を提供し、前記複数の比較手段に比較制御
    信号を提供するテスト制御手段とを備えることを特徴と
    する自己テスト回路を有する半導体メモリ装置。
  2. 【請求項２】 前記複数のメモリブロックは互いに異な
    るサイズを有することを特徴とする請求項１記載の自己
    テスト回路を有する半導体メモリ装置。
  3. 【請求項３】 前記テスト制御手段はＳＯＡアルゴリズ
    ムを行うことを特徴とする請求項１記載の自己テスト回
    路を有する半導体メモリ装置。
  4. 【請求項４】 前記テスト制御手段は、 ステージ段階をカウントする第１カウンタと、 アドレスをカウントするアドレスポインタ用第２カウン
    タと、 アドレスバックグラウンド番号をカウントする第３カウ
    ンタと、 データバックグラウンド番号をカウントする第４カウン
    タと、 前記第１から第４カウンタと交信しながらＳＯＡアルゴ
    リズムを行ってテスト動作サイクルを発生するサイクル
    制御部と、 前記第１カウンタのステージ情報と前記第３カウンタの
    アドレスバックグラウンド情報と前記サイクル制御部の
    出力に応じてテスト完了信号、テスト書込み制御信号、
    バックグラウンド制御信号、比較制御信号を発生する制
    御信号発生部と、 前記サイクル制御部の出力、前記第
    ２から第４カウンタの出力を組み合わせて前記複数のメ
    モリブロックの各テストイネーブル信号を発生するテス
    トイネーブル発生部とを備えることを特徴とする請求項
    １記載の自己テスト回路を有する半導体メモリ装置。
  5. 【請求項５】 前記テストイネーブル信号は、前記複数
    のメモリブロックの最終アドレス値より前記アドレスポ
    インタの値がさらに小さく、アドレスバックグラウンド
    サイズよりアドレスバグラウンド値がさらに小さく、デ
    ータバックグラウンドサイズよりデータバックグラウン
    ド値が小さい場合には活性状態を保持し、その他の場合
    には非活性状態を有することを特徴とする請求項４記載
    の自己テスト回路を有する半導体メモリ装置。
  6. 【請求項６】 前記サイクル制御部は、初期化サイク
    ル、読出しサイクル、書込みサイクル、ステージインク
    リメントサイクル、アドレス及びデータバックグラウン
    ド番号インクリメントサイクル、及び終了サイクルを含
    むことを特徴とする請求項４記載の自己テスト回路を有
    する半導体メモリ装置。
  7. 【請求項７】 前記各バックグラウンド発生手段は、前
    記バックグラウンド制御信号と前記第４カウンタのバッ
    クグラウンド番号に応じて前記比較データを発生するこ
    とを特徴とする請求項４記載の自己テスト回路を有する
    半導体メモリ装置。
  8. 【請求項８】 前記各比較手段は、対応のメモリから出
    力されるデータと前記バックグラウンド発生手段から発
    生された比較データとを入力して比較し、前記比較制御
    信号に応じてテストエラー信号を出力することを特徴と
    する請求項４記載の自己テスト回路を有する半導体メモ
    リ装置。
  9. 【請求項９】 前記組合せ手段は、前記各比較手段のテ
    ストエラー信号を論理和する論理和ゲートから構成され
    ていることを特徴とする請求項４記載の自己テスト回路
    を有する半導体メモリ装置。
JP9156500A 1996-12-20 1997-06-13 自己テスト回路を有する半導体メモリ装置 Pending JPH10187554A (ja)

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KR1019960069172A KR100222046B1 (ko) 1996-12-20 1996-12-20 자기 테스트회로를 가진 반도체 메모리장치
KR1996-69172 1996-12-20

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JPH10187554A true JPH10187554A (ja) 1998-07-21

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JP (1) JPH10187554A (ja)
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