JP2013097861A - メモリを試験するためのシステムおよび方法 - Google Patents
メモリを試験するためのシステムおよび方法 Download PDFInfo
- Publication number
- JP2013097861A JP2013097861A JP2012236509A JP2012236509A JP2013097861A JP 2013097861 A JP2013097861 A JP 2013097861A JP 2012236509 A JP2012236509 A JP 2012236509A JP 2012236509 A JP2012236509 A JP 2012236509A JP 2013097861 A JP2013097861 A JP 2013097861A
- Authority
- JP
- Japan
- Prior art keywords
- test
- memory
- data
- address
- storage unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56004—Pattern generation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Abstract
【解決手段】複数のメモリを試験するためのシステムは、複数のメモリ試験デバイスおよびコントローラを含む。メモリ試験デバイスの各々は、メモリの1つに結合される。コントローラは、試験ベクトルを生成し、その試験ベクトルをメモリ試験デバイスに送るように構成される。メモリ試験デバイスの各々は、その結合されたメモリを試験ベクトルに従ってそれぞれ試験し、試験結果をコントローラに送る。
【選択図】図1
Description
この出願は、参照により本明細書に組み込まれる、2011年10月27日に中華人民共和国国家知識産権局(SIPO)に出願された中国特許出願第201110332054.4号への優先権を主張するものである。
110 コントローラ
120-1 メモリ試験デバイス
120-M メモリ試験デバイス
120-N メモリ試験デバイス
200 システム
210-1 メモリ
210-M メモリ
210-N メモリ
211-1 アドレス比較ユニット
211-N アドレス比較ユニット
212-1 データ比較ユニット
212-N データ比較ユニット
221 試験データ生成ユニット
222 試験アドレス生成ユニット
223 試験結果記憶ユニット
224 出力ユニット
Claims (19)
- 複数のメモリを試験するためのシステムであって、
各々が前記メモリの1つにそれぞれ結合される複数のメモリ試験デバイスと、
試験ベクトルを生成し、前記試験ベクトルを前記メモリ試験デバイスに送るように構成されるコントローラとを含み、
前記メモリ試験デバイスの各々は、その結合されたメモリを前記試験ベクトルに従って試験し、試験結果を前記コントローラに送る、システム。 - 前記試験ベクトルは、試験データおよび試験アドレスを含み、前記試験アドレスは、前記メモリ各々の中の記憶ユニットについての読出し動作アドレスおよび書込み動作アドレスを含む、請求項1に記載のシステム。
- 前記コントローラは、
前記試験データを所定のアルゴリズムに従って生成し、前記試験データを前記メモリ試験デバイスにバスを介して送るように構成される試験データ生成ユニットであって、前記試験データは、前記メモリ試験デバイスにそれぞれ結合される前記メモリに書き込まれる、試験データ生成ユニットと、
前記試験アドレスを生成し、前記試験アドレスを前記メモリ試験デバイスに前記バスを介して送るように構成される試験アドレス生成ユニットとを含む、請求項1に記載のシステム。 - 前記試験データ生成ユニットは、前記メモリ試験デバイスにそれぞれ結合される前記メモリの複数の容量のうちの最大容量に従って前記試験データを生成する、請求項3に記載のシステム。
- 前記試験アドレス生成ユニットは、前記メモリ試験デバイスにそれぞれ結合される前記メモリの複数のアドレスのうちの最大アドレスに従って前記試験アドレスを生成する、請求項3に記載のシステム。
- 前記試験ベクトルは、読出しコマンドおよび書込みコマンドの少なくとも1つを含む、請求項2に記載のシステム。
- 前記メモリ試験デバイスの各々は、アドレス比較ユニットおよびデータ比較ユニットを含み、
前記アドレス比較ユニットは、前記コントローラからの前記試験アドレスを前記各メモリ試験デバイスに対応するメモリの最大アドレスと比較し、前記試験アドレスが前記メモリの最大アドレス範囲内であるときは、前記書込みコマンドに従って前記試験ベクトル中の前記試験データを前記データ比較ユニットおよび前記メモリ中の前記試験アドレスを持つ記憶ユニットに書き込むように構成され、
前記データ比較ユニットは、前記読出しコマンドに従って前記記憶ユニットに書き込まれた前記試験データを読み出し、前記記憶ユニットから読み出された前記データを前記データ比較ユニットに書き込まれた前記試験データと比較し、試験結果を生成するように構成される、請求項6に記載のシステム。 - 前記アドレス比較ユニットは、前記試験アドレス生成ユニットにバス中のアドレスバスを介して結合され、前記データ比較ユニットは、前記試験データ生成ユニットに前記バス中のデータバスを介して結合される、請求項7に記載のシステム。
- 前記データ比較ユニットは、前記記憶ユニットから読み出された前記データが、前記データ比較ユニットに書き込まれた前記試験データに等しい場合、前記試験結果を第1の論理状態に設定し、前記データ比較ユニットは、前記記憶ユニットから読み出された前記データが、前記データ比較ユニットに書き込まれた前記試験データに等しくない場合、前記試験結果を第2の論理状態に設定する、請求項7に記載のシステム。
- 前記コントローラは、
前記メモリ試験デバイスからの試験結果をそれぞれ記憶するように構成される試験結果記憶ユニットと、
前記試験結果記憶ユニットに結合され、前記メモリ試験デバイスの各々に対応するメモリが不良であるかどうかを前記試験結果に基づいて決定するために前記試験結果を出力するように構成される出力ユニットとをさらに含む、請求項1に記載のシステム。 - 前記試験結果記憶ユニットの記憶容量は、前記メモリ試験デバイスの数に従って決定され、前記メモリ試験デバイスは、バスを介してパラレルで、前記試験結果を前記試験結果記憶ユニット中の前記試験結果にそれぞれ対応している記憶位置に送る、請求項10に記載のシステム。
- 複数のメモリを試験するための方法において、
試験ベクトルを生成するステップと、
前記試験ベクトルを複数のメモリ試験デバイスに送るステップであって、前記メモリ試験デバイスの各々は、前記メモリの1つに結合され、前記結合メモリを前記試験ベクトルに従って試験する、ステップと、
複数の試験結果を前記メモリ試験デバイスから受け取るステップとを含む、方法。 - 前記試験ベクトルは、試験データおよび試験アドレスを含み、前記試験アドレスは、前記メモリ各々の中の記憶ユニットについての読出し動作アドレスおよび書込み動作アドレスを含む、請求項12に記載の方法。
- 前記試験ベクトルを生成する前記ステップは、
前記試験データを所定のアルゴリズムに従って生成するステップであって、前記試験データは、前記メモリ試験デバイスにそれぞれ結合される前記メモリに書き込まれる、ステップと、
前記試験アドレスを生成するステップと、
前記試験データおよび前記試験アドレスを前記メモリ試験デバイスにバスを介して送るステップとをさらに含む、請求項13に記載の方法。 - 前記試験データを所定のアルゴリズムに従って生成する前記ステップは、
前記試験データを前記メモリ試験デバイスにそれぞれ結合される前記メモリの複数の容量のうちの最大容量に従って生成するステップをさらに含む、請求項14に記載の方法。 - 前記試験アドレスを生成する前記ステップは、
前記試験アドレスを前記メモリ試験デバイスにそれぞれ結合される前記メモリの複数のアドレスのうちの最大アドレスに従って生成するステップを含む、請求項14に記載の方法。 - 前記メモリ試験デバイスは、
前記試験アドレスを各メモリ試験デバイスに対応しているメモリの最大アドレスと前記各メモリ試験デバイス中のアドレス比較ユニットによって比較するステップと、
前記試験アドレスが前記メモリの最大アドレス範囲内であるときは、前記試験ベクトル中の前記試験データを前記各メモリ試験デバイス中のデータ比較ユニットおよび前記メモリ中の前記試験アドレスを持つ記憶ユニットに書き込むステップと、
前記記憶ユニットに書き込まれた前記試験データを前記試験ベクトル中の読出しコマンドに従って読み出すステップと、
前記記憶ユニットから読み出されたデータを前記データ比較ユニットに書き込まれた前記試験データと前記データ比較ユニットによって比較するステップと、
前記記憶ユニットから読み出された前記データの前記データ比較ユニットに書き込まれた前記試験データとの比較に従って試験結果を生成するステップとを行うことによって前記試験ベクトルに従って前記複数のメモリを試験する、請求項13に記載の方法。 - 前記記憶ユニットから読み出された前記データの前記データ比較ユニットに書き込まれた前記試験データとの比較に従って前記試験結果を生成する前記ステップは、
前記記憶ユニットから読み出された前記データが、前記データ比較ユニットに書き込まれた前記試験データに等しい場合、前記試験結果を第1の論理状態に設定するステップと、
前記記憶ユニットから読み出された前記データが、前記データ比較ユニットに書き込まれた前記試験データに等しくない場合、前記試験結果を第2の論理状態に設定するステップとを含む、請求項17に記載の方法。 - 前記試験結果を前記コントローラの複数の所定位置に記憶するステップをさらに含む、請求項12に記載の方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2011103320544A CN103093829A (zh) | 2011-10-27 | 2011-10-27 | 存储器测试系统及存储器测试方法 |
CN201110332054.4 | 2011-10-27 | ||
US13/632,680 | 2012-10-01 | ||
US13/632,680 US20130111283A1 (en) | 2011-10-27 | 2012-10-01 | Systems and Methods for Testing Memories |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013097861A true JP2013097861A (ja) | 2013-05-20 |
Family
ID=48173717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012236509A Pending JP2013097861A (ja) | 2011-10-27 | 2012-10-26 | メモリを試験するためのシステムおよび方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20130111283A1 (ja) |
JP (1) | JP2013097861A (ja) |
KR (1) | KR20130046375A (ja) |
CN (1) | CN103093829A (ja) |
TW (1) | TW201317995A (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103617810A (zh) * | 2013-11-26 | 2014-03-05 | 中国科学院嘉兴微电子与系统工程中心 | 嵌入式存储器的测试结构及方法 |
CN103744009B (zh) * | 2013-12-17 | 2016-12-07 | 记忆科技(深圳)有限公司 | 一种串行传输芯片测试方法、系统及集成芯片 |
CN103927241B (zh) * | 2014-04-18 | 2017-02-15 | 卡斯柯信号有限公司 | 一种软硬件结合的内存避错方法及其装置 |
US9934117B2 (en) * | 2015-03-24 | 2018-04-03 | Honeywell International Inc. | Apparatus and method for fault detection to ensure device independence on a bus |
CN105203908B (zh) * | 2015-10-12 | 2017-12-12 | 中国人民解放军国防科学技术大学 | 基于bist的3d sram中tsv开路测试方法 |
KR102581480B1 (ko) | 2016-07-27 | 2023-09-21 | 삼성전자주식회사 | 반도체 패키지를 위한 테스트 보드, 테스트 시스템 및 반도체 패키지의 제조 방법 |
CN106683705A (zh) * | 2016-11-11 | 2017-05-17 | 北京京存技术有限公司 | 一种eMMC测试方法和测试系统 |
CN108665937B (zh) * | 2017-03-31 | 2021-02-09 | 深圳市中兴微电子技术有限公司 | 一种存储部件测试方法和装置 |
CN109145338B (zh) * | 2017-06-28 | 2023-04-18 | 深圳市中兴微电子技术有限公司 | 一种修复电压降的方法及装置 |
CN108665938B (zh) * | 2018-04-28 | 2020-11-24 | 百富计算机技术(深圳)有限公司 | 写测试方法、读测试方法、读写测试方法及终端设备 |
CN108627195A (zh) * | 2018-08-17 | 2018-10-09 | 深圳市金邦科技发展有限公司 | 一种对记忆体模组进行检测的智能检测方法及智能检测系统 |
CN109346119B (zh) * | 2018-08-30 | 2021-07-23 | 武汉精鸿电子技术有限公司 | 一种半导体存储器老化测试核心板 |
US10976361B2 (en) | 2018-12-20 | 2021-04-13 | Advantest Corporation | Automated test equipment (ATE) support framework for solid state device (SSD) odd sector sizes and protection modes |
CN111383704B (zh) * | 2018-12-29 | 2022-07-26 | 深圳市海思半导体有限公司 | 一种存储器内建自测试电路和对存储器的测试方法 |
US11137910B2 (en) * | 2019-03-04 | 2021-10-05 | Advantest Corporation | Fast address to sector number/offset translation to support odd sector size testing |
TWI714169B (zh) | 2019-07-17 | 2020-12-21 | 美商第一檢測有限公司 | 記憶體測試方法 |
CN112309490A (zh) * | 2019-07-26 | 2021-02-02 | 第一检测有限公司 | 内存测试方法 |
CN110956998B (zh) * | 2019-12-02 | 2022-01-04 | 江苏芯盛智能科技有限公司 | 一种存储器测试装置与系统 |
CN114460447B (zh) * | 2021-01-19 | 2023-03-28 | 沐曦集成电路(上海)有限公司 | 锁存器的自测试电路及其自测试方法 |
KR102511104B1 (ko) * | 2022-06-13 | 2023-03-15 | 삼성전자주식회사 | 메모리 테스트 장치 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0770240B2 (ja) * | 1990-12-27 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
JPH08262116A (ja) * | 1995-03-03 | 1996-10-11 | Internatl Business Mach Corp <Ibm> | 多数のメモリ用bistテスタ |
JPH08327703A (ja) * | 1994-09-01 | 1996-12-13 | Teledyne Inc | ベクトル・モジュール・テーブルを用いる自動テスト装置のためのメモリ・アーキテクチャ |
JPH1040700A (ja) * | 1996-03-19 | 1998-02-13 | Internatl Business Mach Corp <Ibm> | 組み込み型自己テスト機能付き半導体チップ |
JPH10187554A (ja) * | 1996-12-20 | 1998-07-21 | Samsung Electron Co Ltd | 自己テスト回路を有する半導体メモリ装置 |
JP2000331499A (ja) * | 1999-05-17 | 2000-11-30 | Nec Eng Ltd | メモリテスト回路および半導体集積回路 |
JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
JP2001155497A (ja) * | 1999-11-29 | 2001-06-08 | Hitachi Ltd | Lsiテストパターンプログラム自動生成方法およびその装置並びにlsiテスト方法 |
JP2002203398A (ja) * | 2000-10-31 | 2002-07-19 | Agilent Technol Inc | 不良な列にあるアドレスでプログラミングするのに時間を消費することを回避する方法 |
JP2003346500A (ja) * | 2002-05-29 | 2003-12-05 | Hitachi Ltd | 半導体集積回路及びそのテスト方法 |
JP2005353241A (ja) * | 2004-06-14 | 2005-12-22 | Toshiba Corp | 半導体集積回路の試験回路及び試験方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5682472A (en) * | 1995-03-17 | 1997-10-28 | Aehr Test Systems | Method and system for testing memory programming devices |
US6499121B1 (en) * | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
US7802155B2 (en) * | 2000-01-06 | 2010-09-21 | Super Talent Electronics, Inc. | Non-volatile memory device manufacturing process testing systems and methods thereof |
JP4334285B2 (ja) * | 2003-06-19 | 2009-09-30 | 株式会社アドバンテスト | 半導体試験装置及びその制御方法 |
JP2005011464A (ja) * | 2003-06-20 | 2005-01-13 | Toshiba Corp | 半導体記憶装置、テストシステム及びテスト方法 |
US7290186B1 (en) * | 2003-09-16 | 2007-10-30 | Virage Logic Corporation | Method and apparatus for a command based bist for testing memories |
US7802157B2 (en) * | 2006-06-22 | 2010-09-21 | Micron Technology, Inc. | Test mode for multi-chip integrated circuit packages |
US8607111B2 (en) * | 2006-08-30 | 2013-12-10 | Micron Technology, Inc. | Sub-instruction repeats for algorithmic pattern generators |
EP2088442B1 (en) * | 2006-11-10 | 2013-01-09 | NEC Corporation | Parallel test circuit and method and semiconductor device |
WO2008099861A1 (ja) * | 2007-02-16 | 2008-08-21 | Advantest Corporation | 試験装置および試験方法 |
-
2011
- 2011-10-27 CN CN2011103320544A patent/CN103093829A/zh active Pending
-
2012
- 2012-10-01 US US13/632,680 patent/US20130111283A1/en not_active Abandoned
- 2012-10-22 TW TW101138934A patent/TW201317995A/zh unknown
- 2012-10-26 JP JP2012236509A patent/JP2013097861A/ja active Pending
- 2012-10-26 KR KR1020120119552A patent/KR20130046375A/ko not_active Application Discontinuation
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0770240B2 (ja) * | 1990-12-27 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
JPH08327703A (ja) * | 1994-09-01 | 1996-12-13 | Teledyne Inc | ベクトル・モジュール・テーブルを用いる自動テスト装置のためのメモリ・アーキテクチャ |
JPH08262116A (ja) * | 1995-03-03 | 1996-10-11 | Internatl Business Mach Corp <Ibm> | 多数のメモリ用bistテスタ |
JPH1040700A (ja) * | 1996-03-19 | 1998-02-13 | Internatl Business Mach Corp <Ibm> | 組み込み型自己テスト機能付き半導体チップ |
JPH10187554A (ja) * | 1996-12-20 | 1998-07-21 | Samsung Electron Co Ltd | 自己テスト回路を有する半導体メモリ装置 |
JP2000331499A (ja) * | 1999-05-17 | 2000-11-30 | Nec Eng Ltd | メモリテスト回路および半導体集積回路 |
JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
JP2001155497A (ja) * | 1999-11-29 | 2001-06-08 | Hitachi Ltd | Lsiテストパターンプログラム自動生成方法およびその装置並びにlsiテスト方法 |
JP2002203398A (ja) * | 2000-10-31 | 2002-07-19 | Agilent Technol Inc | 不良な列にあるアドレスでプログラミングするのに時間を消費することを回避する方法 |
JP2003346500A (ja) * | 2002-05-29 | 2003-12-05 | Hitachi Ltd | 半導体集積回路及びそのテスト方法 |
JP2005353241A (ja) * | 2004-06-14 | 2005-12-22 | Toshiba Corp | 半導体集積回路の試験回路及び試験方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103093829A (zh) | 2013-05-08 |
KR20130046375A (ko) | 2013-05-07 |
TW201317995A (zh) | 2013-05-01 |
US20130111283A1 (en) | 2013-05-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013097861A (ja) | メモリを試験するためのシステムおよび方法 | |
US9905288B2 (en) | Semiconductor memory devices and methods of operating the same | |
US7506226B2 (en) | System and method for more efficiently using error correction codes to facilitate memory device testing | |
US8988950B2 (en) | Data loading circuit and semiconductor memory device comprising same | |
US20060291323A1 (en) | Parallel data path architecture | |
US7971117B2 (en) | Test circuits of semiconductor memory device for multi-chip testing and method for testing multi chips | |
US20050289423A1 (en) | Built-in self test systems and methods for multiple memories | |
US9959935B2 (en) | Input-output circuit for supporting multiple-input shift register (MISR) function and memory device including the same | |
US8902673B2 (en) | Method of testing a semiconductor memory device | |
CN109584944B (zh) | 支持多输入移位寄存器功能的输入输出电路及存储器件 | |
US9390815B1 (en) | Semiconductor system and method for testing semiconductor device | |
US8125843B2 (en) | Semiconductor memory device and method for testing the same | |
US9548091B2 (en) | Memory module having address mirroring function | |
US6725325B2 (en) | Semiconductor memory device having a double data rate (DDR) mode and utilizing a plurality of comparison circuits to prevent errors due to a late write function | |
US10360992B2 (en) | Test devices and test systems | |
US20140133247A1 (en) | Semiconductor memory device and method for testing the same | |
US9158715B1 (en) | Multi-input memory command prioritization | |
JP2019045910A (ja) | 半導体記憶装置 | |
US10311965B2 (en) | Semiconductor circuit | |
EP2587489A1 (en) | Systems and methods for testing memories | |
KR20170116918A (ko) | 다중-입력 쉬프트 레지스터 기능을 지원하는 입출력 회로 및 이를 포함하는 메모리 장치 | |
US9892802B1 (en) | Hardware assisted scheme for testing memories using scan | |
US7719908B1 (en) | Memory having read disturb test mode | |
JP2010040092A (ja) | 半導体集積回路 | |
US11410742B1 (en) | Microelectronic device testing, and related devices, systems, and methods |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130305 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130604 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131015 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140114 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140210 |