CN109145338B - 一种修复电压降的方法及装置 - Google Patents

一种修复电压降的方法及装置 Download PDF

Info

Publication number
CN109145338B
CN109145338B CN201710507652.8A CN201710507652A CN109145338B CN 109145338 B CN109145338 B CN 109145338B CN 201710507652 A CN201710507652 A CN 201710507652A CN 109145338 B CN109145338 B CN 109145338B
Authority
CN
China
Prior art keywords
memory
memory groups
chip
memories
dividing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710507652.8A
Other languages
English (en)
Other versions
CN109145338A (zh
Inventor
陈俊杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanechips Technology Co Ltd
Original Assignee
Sanechips Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanechips Technology Co Ltd filed Critical Sanechips Technology Co Ltd
Priority to CN201710507652.8A priority Critical patent/CN109145338B/zh
Publication of CN109145338A publication Critical patent/CN109145338A/zh
Application granted granted Critical
Publication of CN109145338B publication Critical patent/CN109145338B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/333Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00Details relating to the type of the circuit
    • G06F2115/06Structured ASICs
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种修复电压降的方法及装置,包括:区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。本发明实施例降低了存储器内建自测试电路的电压降,降低了电压降对芯片性能的影响,使电压降满足芯片的设计要求。

Description

一种修复电压降的方法及装置
技术领域
本文涉及但不限于电路测试技术,尤指一种修复电压降的方法及装置。
背景技术
随着集成电路生产工艺的发展,晶体管的特征尺寸不断缩小,使得单芯片能够集成的晶体管越来越多。传统集成电路设计方案难以满足市场要求,工程师们大多采用片上系统(SOC,System On Chip)技术和知识产权(IP,Interllectual Property)复用技术设计集成电路。SOC既需要很高的工作频率来完成复杂的运算任务,又需要多个集成度高的IP来实现不同的运算功能。高性能和高集成度将会引起高的电流密度,从而大幅增加芯片的电压降(IR-drop)。而IR-drop会降低芯片的性能,严重时甚至会导致芯片失效。
存储器内建自测试(mbist,Memory Build-in Self Test)电路是SOC设计中必不可少的一部分,但mbist测试电路往往会存在严重的IR-drop问题,相关技术中一般采用补强电源网格的方法进行电压降的修复,但修复一般无法达到预期效果,影响芯片性能。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供了一种修复电压降的方法及装置,能够降低芯片的电压降,降低电压降对芯片性能的影响,使电压降满足芯片设计要求。
本发明实施例提供了一种修复电压降的方法,包括:
区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。
可选的,所述将芯片的存储器划分为两个或两个以上存储器分组包括:
将一个或一个以上所述功能模块的存储器划分至一个所述存储器分组。
可选的,所述方法还包括:
确定是否存在电压降不满足预设的芯片参数要求的存储器分组;
对不满足预设的芯片参数要求的所述存储器分组,若该存储器分组由两个或两个以上所述功能模块的存储器组成,将该存储器分组包含的存储器根据区分的功能模块重新划分为两个或两个以上所述存储器分组;
为重新划分的所述存储器分组分别配置相应的测试向量,以控制不同重新划分的所述存储器分组的存储器在不同时间工作。
可选的,所述分别配置相应的测试向量包括:
基于可测试性设计(DFT)平台分别配置各所述存储器分组相应的测试向量,以控制物理位置相邻的两个存储器分组的存储器在不同时间工作。
另一方面,本发明实施例提供了一种修复电压降的装置,包括:划分单元、配置单元;其中,
划分单元用于:区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
配置单元用于:为划分单元划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。
可选的,所述划分单元具体用于:
区分芯片的各功能模块,将区分的一个或一个以上功能模块的存储器划分至一个所述存储器分组。
可选的,所述装置还包括:确定单元,用于确定是否存在电压降不满足预设的芯片参数要求的存储器分组;
所述划分单元还用于,对确定单元确定的不满足预设的芯片参数要求的存储器分组,若该存储器分组由两个或两个以上功能模块的存储器组成,将该存储器分组包含的存储器根据区分的功能模块重新划分为两个或两个以上存储器分组;
配置单元还用于:为重新划分的存储器分组分别配置相应的测试向量,以控制不同重新划分的存储器分组的存储器在不同时间工作。
可选的,所述配置单元用于分别配置相应的测试向量包括:
基于可测试性设计(DFT)平台分别配置各所述存储器分组相应的测试向量,以控制物理位置相邻的两个所述存储器分组的存储器在不同时间工作。
再一方面,本发明实施例还提供一种计算机存储介质,计算机存储介质中存储有计算机可执行指令,计算机可执行指令用于执行上述修复电压降的方法。
还一方面,本发明实施例还提供一种修复电压降的终端,包括:存储器和处理器;其中,
处理器被配置为执行存储器中的程序指令;
程序指令在处理器读取执行以下操作:
区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。
与相关技术相比,本申请技术方案包括:区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。本发明实施例降低了存储器内建自测试电路的电压降,降低了电压降对芯片性能的影响,使电压降满足芯片的设计要求。
本发明的其它特征和优点将在随后的说明书中阐述,并且,部分地从说明书中变得显而易见,或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解,并且构成说明书的一部分,与本申请的实施例一起用于解释本发明的技术方案,并不构成对本发明技术方案的限制。
图1为本发明实施例修复电压降的方法的流程图;
图2为相关技术存储器内建自测试电路的电路组成示意图;
图3是本发明实施例轮询单元和电源管理单元的电路组成示意图;
图4为本发明实施例修复电压降的装置的结构框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白,下文中将结合附图对本发明的实施例进行详细说明。需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且,虽然在流程图中示出了逻辑顺序,但是在某些情况下,可以以不同于此处的顺序执行所示出或描述的步骤。
图1为本发明实施例修复电压降的方法的流程图,如图1所示,包括:
步骤100、区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
需要说明的是,功能模块的划分可以根据本领域技术人员对芯片的功能进行分析后确定,例如:将芯片根据其实现功能划分为读、写、存储和处理四个功能模块。
可选的,本发明实施例将芯片的存储器划分为两个或两个以上存储器分组包括:
将一个或一个以上所述功能模块的存储器划分至一个所述存储器分组。
需要说明的是,本发明实施例可以将不同的功能模块的存储器划分至不同的存储器分组,也可以将两个或两个以上功能模块的存储器划分至一个存储器分组;每一个存储器分组中包含的功能模块的存储器个数可以相同,也可以不同。
步骤101、为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。
可选的,本发明实施例分别配置相应的测试向量包括:
基于可测试性设计(DFT)平台分别配置各所述存储器分组相应的测试向量,以控制物理位置相邻的两个存储器分组的存储器在不同时间工作。
需要说明的是,配置测试向量为本领域技术人员的惯用技术手段,基于控制物理位置相邻的两个存储器分组的存储器不同时间工作的目的,本领域技术人员可以在DFT平台配置出各存储器分组相应的测试向量。物理位置相邻可以通过芯片的属性参数确定。
可选的,本发明实施例方法还包括:
确定是否存在电压降不满足预设的芯片参数要求的存储器分组;
对不满足预设的芯片参数要求的所述存储器分组,若该存储器分组由两个或两个以上所述功能模块的存储器组成,将该存储器分组包含的存储器根据区分的功能模块重新划分为两个或两个以上所述存储器分组;
为重新划分的所述存储器分组分别配置相应的测试向量,以控制不同重新划分的所述存储器分组的存储器在不同时间工作。
需要说明的是,电压降是否不满足预设的芯片参数要求可以通过相关技术中已有的实现方法进行分析确定,芯片参数要求可以根据芯片的参数进行确定。
本发明实施例方法可以应用于存储器内建自测试(mbist)电路,以降低mbist电路的电压降,降低电压降对芯片性能的影响,使电压降满足芯片的设计要求。
相关技术中,mbist电路基本都摆放在存储器附近,导致mbist电路和存储器之间存在一段公共的供电路径,参见图2,存储器同时工作会从公共供电路径上抽取大量的电流,导致mbist电路在公共供电路径上的电流成倍增加,从而大幅增大mbist电路的电压降。参见图3,本发明实施例通过存储器分组的方法,使存储器以存储器分组为单位错开工作,分别形成相应的公共供电路径(如图中所示的公共供电路径0和公共供电路径1),避免了存储器同时工作,可以降低存储器工作时从公共供电路径上抽取的电流,使得mbist电路供电路径上的电流大幅降低。在供电路径不变的情况下,供电路径上的电阻不变,因此电压降也会随之大幅降低。
另外,本发明实施例不受芯片实现方式限制。对于低功耗设计,相关技术采用补强电源网格的方法,需要重新绕线,甚至会使布局布线(PR,Place-and-route)工作从头开始,对PR结果影响大。本发明实施例方法不需要重新绕线,不会影响PR结果。
与相关技术相比,本申请技术方案包括:区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。本发明实施例降低了存储器内建自测试测试电路的电压降,降低了电压降对芯片性能的影响,使电压降满足芯片的设计要求。
图4为本发明实施例修复电压降的装置的结构框图,如图4所示,包括:划分单元、配置单元;其中,
划分单元用于:区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
可选的,本发明实施例划分单元具体用于:
区分芯片的各功能模块,将区分的一个或一个以上功能模块的存储器划分至一个所述存储器分组。
配置单元用于:为划分单元划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。
可选的,本发明实施例装置还包括:确定单元,用于确定是否存在电压降不满足预设的芯片参数要求的存储器分组;
划分单元还用于,对确定单元确定的不满足预设的芯片参数要求的存储器分组,若该存储器分组由两个或两个以上功能模块的存储器组成,将该存储器分组包含的存储器根据区分的功能模块重新划分为两个或两个以上存储器分组;
配置单元还用于:为重新划分的存储器分组分别配置相应的测试向量,以控制不同重新划分的存储器分组的存储器在不同时间工作。
可选的,本发明实施例配置单元用于分别配置相应的测试向量包括:
基于可测试性设计(DFT)平台分别配置各所述存储器分组相应的测试向量,以控制物理位置相邻的两个所述存储器分组的存储器在不同时间工作。
再一方面,本发明实施例还提供一种计算机存储介质,计算机存储介质中存储有计算机可执行指令,计算机可执行指令用于执行上述修复电压降的方法。
还一方面,本发明实施例还提供一种修复电压降的终端,包括:存储器和处理器;其中,
处理器被配置为执行存储器中的程序指令;
程序指令在处理器读取执行以下操作:
区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件(例如处理器)完成,所述程序可以存储于计算机可读存储介质中,如只读存储器、磁盘或光盘等。可选地,上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地,上述实施例中的每个模块/单元可以采用硬件的形式实现,例如通过集成电路来实现其相应功能,也可以采用软件功能模块的形式实现,例如通过处理器执行存储于存储器中的程序/指令来实现其相应功能。本发明不限制于任何特定形式的硬件和软件的结合。
虽然本发明所揭露的实施方式如上,但所述的内容仅为便于理解本发明而采用的实施方式,并非用以限定本发明。任何本发明所属领域内的技术人员,在不脱离本发明所揭露的精神和范围的前提下,可以在实施的形式及细节上进行任何的修改与变化,但本发明的专利保护范围,仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种修复电压降的方法,其特征在于,包括:
区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作;
所述存储器以所述存储器分组为单位错开工作,分别形成相应的公共供电路径,其中,所述公共供电路径用于降低mbist电路的供电路径上的电流。
2.根据权利要求1所述的方法,其特征在于,所述将芯片的存储器划分为两个或两个以上存储器分组包括:
将一个或一个以上所述功能模块的存储器划分至一个所述存储器分组。
3.根据权利要求1所述的方法,其特征在于,所述方法还包括:
确定是否存在电压降不满足预设的芯片参数要求的存储器分组;
对不满足预设的芯片参数要求的所述存储器分组,若该存储器分组由两个或两个以上所述功能模块的存储器组成,将该存储器分组包含的存储器根据区分的功能模块重新划分为两个或两个以上所述存储器分组;
为重新划分的所述存储器分组分别配置相应的测试向量,以控制不同重新划分的所述存储器分组的存储器在不同时间工作。
4.根据权利要求1~3任一项所述的方法,其特征在于,所述分别配置相应的测试向量包括:
基于可测试性设计DFT平台分别配置各所述存储器分组相应的测试向量,以控制物理位置相邻的两个存储器分组的存储器在不同时间工作。
5.一种修复电压降的装置,其特征在于,包括:划分单元、配置单元;其中,
划分单元用于:区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
配置单元用于:为划分单元划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作;
所述存储器以所述存储器分组为单位错开工作,分别形成相应的公共供电路径,其中,所述公共供电路径用于降低mbist电路的供电路径上的电流。
6.根据权利要求5所述的装置,其特征在于,所述划分单元具体用于:
区分芯片的各功能模块,将区分的一个或一个以上功能模块的存储器划分至一个所述存储器分组。
7.根据权利要求5所述的装置,其特征在于,所述装置还包括:确定单元,用于确定是否存在电压降不满足预设的芯片参数要求的存储器分组;
所述划分单元还用于,对确定单元确定的不满足预设的芯片参数要求的存储器分组,若该存储器分组由两个或两个以上功能模块的存储器组成,将该存储器分组包含的存储器根据区分的功能模块重新划分为两个或两个以上存储器分组;
所述配置单元还用于:为重新划分的存储器分组分别配置相应的测试向量,以控制不同重新划分的存储器分组的存储器在不同时间工作。
8.根据权利要求5~7任一项所述的装置,其特征在于,所述配置单元用于分别配置相应的测试向量包括:
基于可测试性设计DFT平台分别配置各所述存储器分组相应的测试向量,以控制物理位置相邻的两个所述存储器分组的存储器在不同时间工作。
9.一种计算机存储介质,计算机存储介质中存储有计算机可执行指令,计算机可执行指令用于执行如权利要求1~4任一项所述修复电压降的方法。
10.一种修复电压降的终端,包括:存储器和处理器;其中,
处理器被配置为执行存储器中的程序指令;
程序指令在处理器读取执行以下操作:
区分芯片的各功能模块,并根据区分的功能模块将芯片的存储器划分为两个或两个以上存储器分组;
为划分的存储器分组分别配置相应的测试向量,以控制不同存储器分组的存储器在不同时间工作;
所述存储器以所述存储器分组为单位错开工作,分别形成相应的公共供电路径,其中,所述公共供电路径用于降低mbist电路的供电路径上的电流。
CN201710507652.8A 2017-06-28 2017-06-28 一种修复电压降的方法及装置 Active CN109145338B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710507652.8A CN109145338B (zh) 2017-06-28 2017-06-28 一种修复电压降的方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710507652.8A CN109145338B (zh) 2017-06-28 2017-06-28 一种修复电压降的方法及装置

Publications (2)

Publication Number Publication Date
CN109145338A CN109145338A (zh) 2019-01-04
CN109145338B true CN109145338B (zh) 2023-04-18

Family

ID=64803079

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710507652.8A Active CN109145338B (zh) 2017-06-28 2017-06-28 一种修复电压降的方法及装置

Country Status (1)

Country Link
CN (1) CN109145338B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117783809A (zh) * 2022-09-22 2024-03-29 深圳市中兴微电子技术有限公司 芯片测试方法、装置、芯片及计算机可读存储介质
CN117995255A (zh) * 2024-04-02 2024-05-07 中科鉴芯(北京)科技有限责任公司 存储器自测试动态分组方法及装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7203873B1 (en) * 2004-06-04 2007-04-10 Magma Design Automation, Inc. Asynchronous control of memory self test
US8341476B1 (en) * 2008-10-31 2012-12-25 Marvell International Ltd. I-R voltage drop screening when executing a memory built-in self test
CN103093829A (zh) * 2011-10-27 2013-05-08 迈实电子(上海)有限公司 存储器测试系统及存储器测试方法
CN104615949A (zh) * 2015-03-02 2015-05-13 中国电子科技集团公司第五十八研究所 基于电源隔离的提高硬件木马检测分辨率的电路设计方法及对硬件木马的检测方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9384858B2 (en) * 2014-11-21 2016-07-05 Wisconsin Alumni Research Foundation Computer system predicting memory failure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7203873B1 (en) * 2004-06-04 2007-04-10 Magma Design Automation, Inc. Asynchronous control of memory self test
US8341476B1 (en) * 2008-10-31 2012-12-25 Marvell International Ltd. I-R voltage drop screening when executing a memory built-in self test
CN103093829A (zh) * 2011-10-27 2013-05-08 迈实电子(上海)有限公司 存储器测试系统及存储器测试方法
CN104615949A (zh) * 2015-03-02 2015-05-13 中国电子科技集团公司第五十八研究所 基于电源隔离的提高硬件木马检测分辨率的电路设计方法及对硬件木马的检测方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于数字电视基带SoC芯片的可测性设计;孙博等;《电视技术》;20100717(第07期);全文 *

Also Published As

Publication number Publication date
CN109145338A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
US20130103994A1 (en) Dynamic clock domain bypass for scan chains
KR20090127834A (ko) 집적 회로 디바이스를 테스트하는 시스템 및 방법
JP6728345B2 (ja) 対話型マルチステップ物理合成
US11977115B2 (en) Pattern generation system with pin function mapping
US10451674B2 (en) Apparatus and method for at-speed scan test
CN103617810A (zh) 嵌入式存储器的测试结构及方法
CN105760268A (zh) 一种片上随机存取存储器内建自测试方法和装置
US20190018917A1 (en) Hybrid timing analysis method and associated system and non-transitory computer readable medium
CN111426946A (zh) 用于逻辑电路的全速测试的系统芯片及其操作方法
US9222981B2 (en) Global low power capture scheme for cores
CN102831058B (zh) 一种测试方法和装置
CN109145338B (zh) 一种修复电压降的方法及装置
CN111930613A (zh) 待测芯片的测试用例生成方法、装置、电子设备以及介质
US20220327270A1 (en) Method, system, medium, and program product for path verification in logic circuit
CN103345944B (zh) 存储器及通过测试机台对存储器进行测试的方法
KR101681862B1 (ko) 스캔 셀 파티션에 기반을 둔 x-filling 및 저전력 스캔 셀 재배열 장치 및 방법
Tseng et al. A shared parallel built-in self-repair scheme for random access memories in SOCs
JP2013101604A (ja) Hdl環境のためのグローバルクロックハンドラーオブジェクト
US8743653B1 (en) Reducing dynamic power consumption of a memory circuit
US9612280B2 (en) Partial scan cell
CN111383704A (zh) 一种存储器内建自测试电路和对存储器的测试方法
CN108693466B (zh) 一种边界扫描器件、装置及控制方法和扫描方法
US5938785A (en) Automatically determining test patterns for a netlist having multiple clocks and sequential circuits
CN112749526B (zh) 电源轨设计方法、装置及其非瞬时计算机可读介质
CN109696614A (zh) 电路测试优化方法及装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant