CN103617810A

CN103617810A - 嵌入式存储器的测试结构及方法

Info

Publication number: CN103617810A
Application number: CN201310614028.XA
Authority: CN
Inventors: 冯华星; 何文涛; 殷明; 周美娣; 黄璐
Original assignee: JIAXING MICROELECTRONICS AND SYSTEMS ENGINEERING CENTER CHINESE ACADEMY OF SCIENCES
Current assignee: JIAXING MICROELECTRONICS AND SYSTEMS ENGINEERING CENTER CHINESE ACADEMY OF SCIENCES; Jiaxing Microelectronics and Systems Engineering of CAS
Priority date: 2013-11-26
Filing date: 2013-11-26
Publication date: 2014-03-05

Abstract

本发明公开了一种内嵌于SoC芯片中的嵌入式存储器的测试结构，其包括存储器内建自测试模块、系统总线和存储器内建自测试控制器。其中，存储器内建自测试模块集成了各种SRAM的测试算法，作为系统总线的主单元；存储器内建自测试控制器和SoC芯片中的SRAM阵列作为系统总线的从单元；存储器内建自测试控制器包括比较器阵列、与门、结果寄存器、第一多路选择器和第二多路选择器。本发明还提供了一种嵌入式存储器的测试方法，用于本发明的嵌入式存储器的测试结构。本发明实现了基于系统总线对SRAM阵列的并行的内建自测试，由此解决了现有技术中嵌入式存储器测试时间过长的问题，并能够极大地提高集成电路芯片测试效率。

Description

嵌入式存储器的测试结构及方法

技术领域

本发明涉及集成电路测试领域，尤其涉及一种嵌入式存储器的测试结构及方法。

背景技术

由于存储器在较大规模集成电路的设计中层次较深，其缺陷类型不同于一般逻辑的缺陷类型，ATPG（Automatic Test Pattern Generation，自动测试向量产生法）通常不能提供完备的存储器测试解决方案，而存储器内建自测试技术（MemoryBuild in self test circuit，MBIST）则可以解决这些问题。BIST（Build In Self Test，内建自测试电路）能够在不牺牲检测质量的前提下提供一种存储器测试解决方案，在很多情况下，BIST结构可以彻底消除或最大限度减少对外部测试向量生成（以及ATE机存储器容量）和测试应用时间的需要。设计人员可以在某设计内部执行内嵌式存储器测试电路，并由于内嵌式存储器测试电路邻近被测试的存储器而轻易实现全速测试。

因此，目前SoC（System on a Chip）系统级芯片内嵌入式存储器的测试，大多采用内建自测试方式，即自行生成测试向量、存储器的控制信号和地址信号，并对存储器的响应数据与理想仿真数据进行比较，判断存储器有无故障。依照这种架构思想，每个存储器必须配有一个MBIST控制器和一个比较器，其中MBIST控制器用于生成测试存储器所需的测试向量、存储器的控制信号和被测地址信号；比较器用于将存储器读出数据和理想数据进行比较，并将比较结果送交MBIST控制器，从而得到存储器有无故障的结论。

传统的MBIST方法是每一个SRAM的端口都需要在正常工作模式以及测试模式下进行选择，在测试模式下，将测试向量通过SARM端口输入，并将SRAM输出与预期结果比较，判断SRAM是否存在故障。该方法无论串行测试还是并行测试都会减小系统正常工作的最高频率，影响系统性能。基于总线的方式虽然能够通过总线来对每一块SRAM进行测试，不会影响系统的性能，然而需要对每一块SRAM进行顺序测试，因此将花费大量的时间。

因此，本领域的技术人员致力于开发一种嵌入式存储器的测试结构及方法，其基于总线的方式对所有SRAM模块进行并行测试，极大地提高了测试效率，并且所增加的测试电路面积相比较而言可以忽略不计。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种嵌入式存储器的测试结构及方法，通过应用系统总线实现对SoC芯片中的SRAM阵列进行并行的内建自测试。

为实现上述目的，本发明提供了一种嵌入式存储器的测试结构，内嵌于SoC芯片中，其特征在于，包括存储器内建自测试模块、系统总线和存储器内建自测试控制器，所述存储器内建自测试模块作为所述系统总线的主单元，所述存储器内建自测试控制器和所述SoC芯片中的SRAM阵列作为所述系统总线的从单元；所述存储器内建自测试模块用于对外部测试机输入的指令进行译码，生成总线控制信号发送至所述系统总线以对所述SRAM阵列进行测试。

进一步地，所述存储器内建自测试控制器包括比较器阵列，所述SRAM阵列中各个SRAM的输出端Q与所述比较器阵列中的各个比较器的第一输入端一一对应地相连以将所述各个SRAM的测试结果发送到所述各个比较器；所述存储器内建自测试模块通过所述系统总线与所述比较器阵列中的各个比较器的第二输入端相连以将所述各个SRAM的预期测试结果发送到所述各个比较器，所述各个比较器对所述各个SRAM的所述预期测试结果和所述测试结果进行比较。

进一步地，所述存储器内建自测试控制器还包括与门，所述各个比较器的输出端分别连接所述与门的各个输入端以将比较结果发送到所述与门，所述与门的输出端连接所述存储器内建自测试模块。

进一步地，所述存储器内建自测试控制器还包括结果寄存器，所述各个比较器的输出端分别连接到所述结果寄存器以将所述比较结果发送到所述结果寄存器。

进一步地，所述存储器内建自测试控制器还包括第一多路选择器和第二多路选择器，所述SRAM阵列中各个SRAM的输出端Q与所述第一多路选择器的输入端相连，所述系统总线与所述第一多路选择器以及所述第二多路选择器相连以将地址信息发送至所述第一多路选择器以及所述第二多路选择器，所述第一多路选择器的输出端与所述第二多路选择器的第一输入端相连，所述结果寄存器的输出端与所述第二多路选择器的第二输入端相连，所述第二多路选择器的输出端与所述存储器内建自测试模块相连。

进一步地，还提供了一种嵌入式存储器的测试方法，用于上述的嵌入式存储器的测试结构，其特征在于，包括：

步骤301所述存储器内建自测试模块将所述SoC芯片设置为测试模式；

步骤302所述外部测试机向所述存储器内建自测试模块输入指令；

步骤303所述存储器内建自测试模块译码，生成总线控制信号发送至所述系统总线，通过所述系统总线将所述各个SRAM的预期测试结果发送到所述各个比较器，通过所述系统总线将地址信息发送至所述第一多路选择器和所述第二多路选择器；

步骤304所述SRAM阵列中各个SRAM的输出端Q将所述各个SRAM的测试结果发送到所述各个比较器，所述各个比较器对所述各个SRAM的所述预期测试结果和所述测试结果进行比较，并将所述比较结果发送至所述结果寄存器和所述与门；如果所述比较结果为所述各个SRAM的所述预期测试结果和所述测试结果皆相同，则进入步骤305，否则进入步骤306；

步骤305判断所述SRAM阵列通过测试；

步骤306判断所述SRAM阵列测试失效，所述存储器内建自测试模块指令结束测试。

进一步地，还包括：

步骤307所述存储器内建自测试模块指令读取所述结果寄存器；

步骤308所述存储器内建自测试模块根据所述步骤307中读取的内容，指令所述第二多路选择器输出所述预期测试结果和所述测试结果的比较结果为不相同的SRAM的所述测试结果；

步骤309所述存储器内建自测试模块根据所述步骤308中获得的所述测试结果判断故障类型并定位故障位置。

进一步地，所述各个比较器输出的所述比较结果为0或1，当所述SRAM的所述预期测试结果和所述测试结果相同时，与所述SRAM相连的所述比较器输出1，否则输出0。

进一步地，当所述与门输出1时，判断所述SRAM阵列通过测试；当所述与门输出0时，判断所述SRAM阵列测试失效。

在本发明的较佳实施方式中，提供了一种内嵌于SoC芯片中的嵌入式存储器的测试结构，其包括存储器内建自测试模块、系统总线和存储器内建自测试控制器。其中，存储器内建自测试模块集成了各种SRAM的测试算法，可以选择多种算法对SoC芯片中的SRAM进行测试，其与外部测试机相连，作为系统总线的主单元；存储器内建自测试控制器和SoC芯片中的SRAM阵列作为系统总线的从单元；存储器内建自测试控制器包括比较器阵列、与门、结果寄存器、第一多路选择器和第二多路选择器。在本发明的较佳实施方式中，还提供了一种嵌入式存储器的测试方法，用于本发明的嵌入式存储器的测试结构。

由此可见，本发明的嵌入式存储器的测试结构及方法通过应用系统总线，将存储器内建自测试模块作为系统总线的主单元，将存储器内建自测试控制器和SoC芯片中的SRAM阵列作为系统总线的从单元，实现了基于系统总线对SRAM阵列的并行的内建自测试，由此解决了现有技术中嵌入式存储器测试时间过长的问题，并能够极大地提高集成电路芯片测试效率。另外，本发明的嵌入式存储器的测试结构相对于现有技术，其增加的芯片面积相对可以忽略不计。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明的嵌入式存储器的测试结构的结构框图。

图2是本发明的嵌入式存储器的测试结构中的存储器内建自测试控制器的结构框图。

图3是本发明的嵌入式存储器的测试方法的流程图。

具体实施方式

如图1所示，本发明的嵌入式存储器的测试结构内嵌于SoC芯片中，其包括存储器内建自测试模块、系统总线和存储器内建自测试控制器。其中，存储器内建自测试模块集成了各种SRAM的测试算法，可以选择多种算法对SoC芯片中的SRAM进行测试，其与外部测试机相连，作为系统总线的主单元；存储器内建自测试控制器和SoC芯片中的SRAM阵列作为系统总线的从单元；SRAM阵列由n个SRAM构成，分别为SRAM1、SRAM2、…、SRAMn。

图2示出了本发明的嵌入式存储器的测试结构中的存储器内建自测试控制器的结构，其包括比较器阵列、与门、结果寄存器、第一多路选择器和第二多路选择器。

其中，比较器阵列由n个比较器构成，分别为比较器1、比较器2、…、比较器n；SRAM阵列中各个SRAM的输出端Q与比较器阵列中的各个比较器的第一输入端一一对应地相连，即SRAM1的输出端Q1与比较器1的第一输入端相连、SRAM2的输出端Q2与比较器2的第一输入端相连、…、SRAMn的输出端Qn与比较器n的第一输入端相连；存储器内建自测试模块通过系统总线与比较器阵列中的各个比较器的第二输入端相连，即与比较器1、比较器2、…、比较器n的第二输入端相连。

与门至少具有n个输入端，各个比较器的输出端分别连接与门的各个输入端，即比较器1的输出端连接与门的第一输入端、比较器2的输出端连接与门的第二输入端、…、比较器n的输出端连接与门的第n输入端；与门的输出端作为存储器内建自测试控制器的一个输出端，连接到存储器内建自测试模块。

结果寄存器至少具有n个输入端，各个比较器的输出端分别连接到结果寄存器的输入端，即比较器1的输出端连接结果寄存器的第一输入端、比较器2的输出端连接结果寄存器的第二输入端、…、比较器n的输出端连接结果寄存器的第n输入端。

第一多路选择器至少具有n+1个输入端，SRAM阵列中各个SRAM的输出端Q与第一多路选择器的n个输入端一一相连，即SRAM1的输出端Q1与第一多路选择器的第一输入端相连、SRAM2的输出端Q2与第一多路选择器的第二输入端相连、…、SRAMn的输出端Qn与第一多路选择器的第n输入端相连；第一多路选择器的第n+1输入端连接系统总线的地址总线。

第二多路选择器的一个输入端与第一多路选择器的输出端相连，第二个输入端与结果寄存器的输出端相连，第三个输入端连接系统总线的地址总线，输出端作为存储器内建自测试控制器的另一个输出端，连接到存储器内建自测试模块。

本发明的嵌入式存储器的测试结构在使用时，如图3的本发明的嵌入式存储器的测试方法所示，包括：

步骤301，存储器内建自测试模块将SoC芯片设置为测试模式，由此本发明的嵌入式存储器的测试结构开始对SoC芯片中的SRAM阵列进行内建自测试。

步骤302，外部测试机向存储器内建自测试模块输入指令。

步骤303，存储器内建自测试模块对步骤302中接收的指令进行译码，确定SRAM的测试算法并相应地生成总线控制信号发送至系统总线以对SRAM阵列进行该SRAM的测试算法的测试，同时通过系统总线接收将SRAM的测试算法的各个SRAM的预期测试结果发送到各个比较器的第二输入端，并通过系统总线将地址信息Addr发送至第一多路选择器的第n+1输入端和第二多路选择器的第三输入端。

步骤304，SRAM阵列中各个SRAM的输出端Q将各个SRAM在步骤303中接收的SRAM的测试算法的测试结果发送到各个比较器的第一输入端，即SRAM1的输出端Q1将SRAM1的测试结果发送到比较器1的第一输入端、SRAM2的输出端Q2将SRAM2的测试结果发送到比较器2的第一输入端、…、SRAMn的输出端Qn将SRAMn的测试结果发送到比较器n的第一输入端；各个比较器对各个SRAM的预期测试结果和测试结果进行比较，并将比较结果发送至结果寄存器和与门。本实施例中，各个比较器输出的比较结果为0（低电平）或1（高电平），当某个比较器的第二输入端的SRAM的预期测试结果和第一输入端的测试结果相同时，该比较器输出1，否则输出0。如果与门的输出为1，说明每个SRAM的预期测试结果和其测试结果皆相同，进入步骤305；如果与门的输出为1，说明存在至少一个SRAM的预期测试结果和其测试结果不相同，进入步骤306。

步骤305判断SRAM阵列通过测试。本实施例中，当与门在步骤304中的输出1发送到存储器内建自测试模块，存储器内建自测试模块判断SRAM阵列通过测试。

步骤306判断SRAM阵列测试失效，存储器内建自测试模块指令结束测试。本实施例中，当与门在步骤304中的输出0发送到存储器内建自测试模块，存储器内建自测试模块判断SRAM阵列测试失效，并指令结束测试。

本发明的嵌入式存储器的测试方法还可以分析SRAM阵列的故障类型并定位故障位置，具体地包括：

步骤307，存储器内建自测试模块指令读取结果寄存器。

步骤308，存储器内建自测试模块根据步骤307中读取的内容，指令第二多路选择器输出预期测试结果和测试结果的比较结果为不相同的SRAM的测试结果。

步骤309，存储器内建自测试模块根据步骤308中获得的测试结果判断SRAM阵列的故障类型并定位故障位置。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本技术领域的技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims

1.一种嵌入式存储器的测试结构，内嵌于SoC芯片中，其特征在于，包括存储器内建自测试模块、系统总线和存储器内建自测试控制器，所述存储器内建自测试模块作为所述系统总线的主单元，所述存储器内建自测试控制器和所述SoC芯片中的SRAM阵列作为所述系统总线的从单元；所述存储器内建自测试模块用于对外部测试机输入的指令进行译码，生成总线控制信号发送至所述系统总线以对所述SRAM阵列进行测试。

2.如权利要求1所述的嵌入式存储器的测试结构，其中所述存储器内建自测试控制器包括比较器阵列，所述SRAM阵列中各个SRAM的输出端Q与所述比较器阵列中的各个比较器的第一输入端一一对应地相连以将所述各个SRAM的测试结果发送到所述各个比较器；所述存储器内建自测试模块通过所述系统总线与所述比较器阵列中的各个比较器的第二输入端相连以将所述各个SRAM的预期测试结果发送到所述各个比较器，所述各个比较器对所述各个SRAM的所述预期测试结果和所述测试结果进行比较。

3.如权利要求2所述的嵌入式存储器的测试结构，其中所述存储器内建自测试控制器还包括与门，所述各个比较器的输出端分别连接所述与门的各个输入端以将比较结果发送到所述与门，所述与门的输出端连接所述存储器内建自测试模块。

4.如权利要求3所述的嵌入式存储器的测试结构，其中所述存储器内建自测试控制器还包括结果寄存器，所述各个比较器的输出端分别连接到所述结果寄存器以将所述比较结果发送到所述结果寄存器。

5.如权利要求4所述的嵌入式存储器的测试结构，其中所述存储器内建自测试控制器还包括第一多路选择器和第二多路选择器，所述SRAM阵列中各个SRAM的输出端Q与所述第一多路选择器的输入端相连，所述系统总线与所述第一多路选择器以及所述第二多路选择器相连以将地址信息发送至所述第一多路选择器以及所述第二多路选择器，所述第一多路选择器的输出端与所述第二多路选择器的第一输入端相连，所述结果寄存器的输出端与所述第二多路选择器的第二输入端相连，所述第二多路选择器的输出端与所述存储器内建自测试模块相连。

6.一种嵌入式存储器的测试方法，用于如权利要求5所述的嵌入式存储器的测试结构，其特征在于，包括：

步骤（301）所述存储器内建自测试模块将所述SoC芯片设置为测试模式；

步骤（302）所述外部测试机向所述存储器内建自测试模块输入指令；

步骤（303）所述存储器内建自测试模块译码，生成总线控制信号发送至所述系统总线，通过所述系统总线将所述各个SRAM的预期测试结果发送到所述各个比较器，通过所述系统总线将地址信息发送至所述第一多路选择器和所述第二多路选择器；

步骤（304）所述SRAM阵列中各个SRAM的输出端Q将所述各个SRAM的测试结果发送到所述各个比较器，所述各个比较器对所述各个SRAM的所述预期测试结果和所述测试结果进行比较，并将所述比较结果发送至所述结果寄存器和所述与门；如果所述比较结果为所述各个SRAM的所述预期测试结果和所述测试结果皆相同，则进入步骤（305），否则进入步骤（306）；

步骤（305）判断所述SRAM阵列通过测试；

步骤（306）判断所述SRAM阵列测试失效，所述存储器内建自测试模块指令结束测试。

7.如权利要求6所述的嵌入式存储器的测试方法，其中还包括：

步骤（307）所述存储器内建自测试模块指令读取所述结果寄存器；

步骤（308）所述存储器内建自测试模块根据所述步骤（307）中读取的内容，指令所述第二多路选择器输出所述预期测试结果和所述测试结果的比较结果为不相同的SRAM的所述测试结果；

步骤（309）所述存储器内建自测试模块根据所述步骤（308）中获得的所述测试结果判断故障类型并定位故障位置。

8.如权利要求6或7所述的嵌入式存储器的测试方法，其中所述各个比较器输出的所述比较结果为0或1，当所述SRAM的所述预期测试结果和所述测试结果相同时，与所述SRAM相连的所述比较器输出1，否则输出0。

9.如权利要求8所述的嵌入式存储器的测试方法，其中当所述与门输出1时，判断所述SRAM阵列通过测试；当所述与门输出0时，判断所述SRAM阵列测试失效。