CN115236485A - 一种基于片内自建测试的快速检测装置及方法 - Google Patents
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Abstract
本发明属于集成电路检测技术领域，提供了一种基于片内自建测试的快速检测装置，包括:CPU主机，通过控制接口连接PBIST控制器，对PBIST控制器发送检测指令；PBIST控制器，连接PBIST‑ROM和数据信息寄存器，分别将检测算法发送到相应模块，并且接收反馈指令；PBIST‑ROM，连接PBIST控制器，供PBIST控制器读取检测算法；数据信息寄存器，分别与各模块和PBIST控制器相连，记录检测信息；内存数据路径，一种读写逻辑，对算法排序，依次执行。同时，本发明还提供了一种基于片内自建测试的快速检测方法。
Description
技术领域
本发明涉及集成电路检测技术领域，尤其涉及一种基于片内自建测试的快速检测装置及方法。
背景技术
随着SOC芯片领域的高速发展，器件对自我测试功能技术的依赖程度也逐渐提高，而传统的自测试功能往往测试形式单一，且全部由硬件完成，用户不可编程，可操作性狭小，不仅使用不便，运行时也有诸多隐患，现有的自测试无法自定义选择需要的模块，灵活性很差，往往需要待自测试全部完成后，才能进行下一步工作，耗时长且资源占用高，降低了整体的工作效率，可靠性和安全性明显降低；现有的自测试可选算法少，无法完整覆盖全部功能；错误反馈机制弱，一旦发生错误，无法直接定位到发生错误的具体内存区域，故障排查的难度较高；最后，SOC芯片可支持的时钟频率不高，片内模块少，传统的并行自测试方法不仅大大增加了器件的工作负荷，导致运行速率缓慢，而且容易产生不可预计的错误影响，甚至引发安全隐患。亟需一种更高效，更灵活的系统自测试方法，保障芯片可靠性与功能安全。
发明内容
本发明的目的是克服现有的缺陷，提供一种基于片内自建测试的快速检测装置及方法，实现自检测的安全性与稳定性。
作为本发明的第一个方面，提供一种基于片内自建测试的快速检测装置，包括:CPU主机，通过控制接口连接PBIST控制器，对PBIST控制器发送检测指令；PBIST控制器，连接PBIST-ROM和数据信息寄存器，分别将检测算法发送到相应模块，并且接收反馈指令；PBIST-ROM，连接PBIST控制器，供PBIST控制器读取检测算法；数据信息寄存器，分别与各模块和PBIST控制器相连，记录检测信息；内存数据路径，一种读写逻辑，对算法排序，依次执行。
所述PBIST控制配备内存检测专用指令集，在微控制器系统运行时，PBIST控制选定存储在PBIST-ROM中的测试算法并对RAM进行快速检测，将测试结果反馈给系统，PBIST控制器可同时对多个CPU的紧密耦合RAM进行串行检测，并且覆盖不同级别的RAM。
进一步的，PBIST-ROM存储有内存分组编号，且每个模块分别对应各自的内存分组编号，当系统自测试功能运行时，PBIST控制器必须访问PBIST-ROM以获取内存分组编号信息供用户选择要进行测试的模块。
进一步的，PBIST-ROM集成有测试算法，CPU主机通过PBIST控制器选择要运行的测试算法后，将算法信息分发给所有模块，各个模块在测试执行之前根据算法信息去PBIST-ROM中获取要执行的算法。
进一步的，数据信息寄存器分别与各模块和PBIST控制器相连，一但模块自检发生错误，错误信息将立刻被数据信息寄存器记录并由其传输至PBIST控制器中。
进一步的，内存数据路径和不同外设内存密切相关的PBIST内存接口之间的读写数据路径逻辑，PBIST控制器在每个有效内存组上依次执行每个选定的算法，直到执行完所有算法为止。
作为本发明的第二个方面，提供一种基于片内自建测试的快速检测方法，包括：流程一，CPU发送检测指令给PBIST控制器；流程二，PBIST控制器读取PBIST-ROM内存分组信息，以及选择算法模式；流程三，根据选择的算法信号开始执行算法指令；流程四，指令执行结束，检测数据结果存储于数据信息寄存器。
进一步的，所述算法执行指令与算法选择信号从低编号内存开始分发，每收到一个模块反馈的算法完成信号且未出错的情况下就分发执行指令给下一个模块。
进一步的，若模块在算法执行过程中发生错误，则模块会立即反馈算法完成信号和错误信号，PBIST控制器将此模块的错误信息记录于寄存器中并停止整个自测试进程。
有益效果：
本方案中设计的PBIST模块则凭借其丰富的软硬件协同操作控制，既全方面地优化了芯片用户的使用体验，提供了一个更高效，更灵活的系统自测试功能，同样，也提高了整款SOC芯片的安全性与稳定性。
在高速发展的芯片领域，PBIST模块凭借其独特的优越性在技术发展和市场推广上都具有极高的应用价值，在未来的几十年里，该项技术将逐步成为所有高性能芯片必不可少的一个重要组成。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是PBIST架构原理框图；
图2是测试模块与PBIS控制器接口配置框图；
图3是PBIST工作原理框图。
图4是PBIST软件配置流程图
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
如图1所示，本发明提出一种基于片内自建测试的快速检测系统，包括:CPU主机，通过控制接口连接PBIST控制器，对PBIST控制器发送检测指令；PBIST控制器，连接PBIST-ROM和数据信息寄存器，分别将检测算法发送到相应模块，并且接收反馈指令；PBIST-ROM，连接PBIST控制器，供PBIST控制器读取检测算法；数据信息寄存器，分别与各模块和PBIST控制器相连，记录检测信息；内存数据路径，一种读写逻辑，对算法排序，依次执行。
如图2所示，当CPU主机配置完PBIST控制器并打开系统自测试功能后，CPU主机通过控制接口给PBIST控制器发送检测指令，PBIST控制器接收到指令后，访问PBIST-ROM获取各个内存的编号和测试算法信息，再根据被选中要进行测试的模块，将算法执行指令与算法选择信号从低编号内存开始分发，每收到一个模块反馈的算法完成信号且未出错的情况下就分发执行指令给下一个模块，以此类推，执行整个自测试功能。若模块在算法执行过程中发生错误，则模块会立即反馈算法完成信号和错误信号，PBIST控制器将此模块的错误信息记录于寄存器中并停止整个自测试进程，用户此时可使用RESUME操作，跳过出错内存，对其余模块继续进行检测。
如图3所示，片上存储器配置信息存储在PBIST-ROM中，整个微控制器的片上存储器共被分为15个不同的ROM/RAM组用于PBIST测试，包括2个ROM组和13个RAM组。这种设计方法的优点有很多，首先，拥有CPU主机总线接口，以快速配置和启动BIST引擎；其次，支持每一个RAM以其最高时钟频率进行算法检测；再次，采用智能门控时钟以降低功耗，并且支持PBIST-ROM本身的测试；最后，内置专用PBIST-ROM存储：BIST引擎算法、系统内存组以及内存信息。
另外，片内ROM集成的所有测试算法有5种，分别是March13N、Map Column、Pre-Charge、DOWN1a、DTXN2a。March13N算法是SRAM的基本测试算法，它提供了最高的整体覆盖率，如果有遗漏，将由余下4种算法补充完成；Map Column算法用于识别内存阵列中的位线敏感性；Pre-Charge算法专门被设计用于在SRAM阵列中测试预充电能力，因为这是SRAM的模拟部分中唯一一个对频率敏感的部分；DOWN1a算法强制在连续的读周期中切换所有数据位和大多数地址位，这主要是针对CPU或内存子系统的读/写测试；DTXN2a算法用于针对全局阵列解码逻辑。
在检测过程中，数据信息存储器负责存储检测数据，当自检测一切正常，将只记录一笔正常的信息，当检测发生错误时，控制器会记录发生错误的内存分组选择编号，用于确定发生错误的模块；记录内存数据反馈，定位模块内部出错的具体内存区域；记录错误地址反馈，内存区域中出错的具体地址；记录错误数据反馈，确定出错时算法运行的状态；记录错误计数器，记录自测试出错的次数。
如图4所示，自检测完整的工作流程如下：系统启动，指令控制系统复位，复位成功后使能PBIST控制器，随后启动PBIST时钟，接着PBIST控制器读取PBIST-ROM内容，配置RAM组和算法信息，打开自测试功能，开始依次执行算法，自测试完成一项，进入下一项，如自测试发生错误，读取确定出错内存和详细错误信息，继续自测试，当自测试项目全部完成，禁用PBIST时钟和PBIST-ROM，PBIST控制器关闭自测试功能，系统自测试完成。
传统的自测试功能往往测试形式单一且全部由硬件完成，用户的可操作性狭小，不仅使用不便，运行时也有诸多隐患，而可编程的PBIST模块相较与它们，有着以下几个根本上的优势：
(1)高度灵活的内存分组设计：
RAM分组设计使得用户在做自测试功能时，可仅选择需要测试的模块，而其余未被选中的模块仍旧可以正常工作，这种设计方法大大提高了自测试对象的可变性和灵活度，进一步减少了器件做自测试功能时的耗时与资源占用，提高了芯片的整体工作效率。
(2)多样化的算法选择机制：
算法选择机制使得内存可以不拘泥于仅执行一种测试算法，在不同的工作环境下进行多种算法的反复测试大大提高了自测试功能的整体覆盖率，提高芯片的可靠性。
(3)精准的错误信息反馈：
由于各个模块与PBIST控制器间存在有多个错误类接口，使得模块一但发生错误，用户可以通过错误信息直接定位到发生错误的具体内存区域，之后便可只对出错区域进行故障排查，提高用户使用体验。
(4)自测试进程更加快速且高效：
由于SOC芯片可支持的时钟频率之高，且片内模块众多，且各个模块所占据的内存大小各异，传统的并行自测试方法不仅大大增加了器件的工作负荷，导致运行速率缓慢，而且容易产生不可预计的错误影响，甚至引发安全隐患，而本芯片中，各个模块按分组编号串行执行自测试算法的机制，使得整个自测试进程更快速高效，而且芯片的使用上也更加安全稳定。
与运行在主CPU处理器上(基于应用软件的测试)的测试相比，PBIST控制器有着如下几个显著优势：
(1)嵌入式CPU对紧密耦合的内存子系统之外的内存有一个较长的访问路径，而PBIST控制器有一个专门用于自检的内存的专用路径；
(2)嵌入式CPU是为其目标用途而设计的，而且通常不容易为内存测试算法编程；
(3)嵌入式CPU上的内存测试算法代码通常明显大于PBIST所需的代码；
(4)嵌入式CPU所耗资源明显大于PBIST控制器。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种基于片内自建测试的快速检测装置，其特征在于，包括:
CPU主机，通过控制接口连接PBIST控制器，对PBIST控制器发送检测指令；
PBIST控制器，连接PBIST-ROM和数据信息寄存器，分别将检测算法发送到相应模块，并且接收反馈指令；
PBIST-ROM，连接PBIST控制器，供PBIST控制器读取检测算法；
数据信息寄存器，分别与各模块和PBIST控制器相连，记录检测信息；
内存数据路径，一种读写逻辑，对算法排序，依次执行。
2.根据权利要求1所述的一种基于片内自建测试的快速检测装置，其特征在于：所述PBIST控制器配备内存检测专用指令集，在微控制器系统运行时，PBIST控制选定存储在PBIST-ROM中的测试算法并对RAM进行快速检测，将测试结果反馈给系统，PBIST控制器可同时对多个CPU的紧密耦合RAM进行串行检测，并且覆盖不同级别的RAM，用于跨多个嵌入式内存实例的不同级别的覆盖，其测试模式灵活快速，检错机制精准，提高了芯片整体的安全性与稳定性。
3.根据权利要求1所述的一种基于片内自建测试的快速检测装置，其特征在于：所述PBIST-ROM存储有内存分组编号，且每个模块分别对应各自的内存分组编号，当系统自测试功能运行时，PBIST控制器必须访问PBIST-ROM以获取内存分组编号信息供用户选择要进行测试的模块。
4.根据权利要求1或3所述的一种基于片内自建测试的快速检测装置，其特征在于：所述PBIST-ROM集成有测试算法，CPU主机通过PBIST控制器选择要运行的测试算法后，将算法信息分发给所有模块，各个模块在测试执行之前根据算法信息去PBIST-ROM中获取要执行的算法。
5.根据权利要求1所述的一种基于片内自建测试的快速检测装置，其特征在于：所述数据信息寄存器分别与各模块和PBIST控制器相连，一但模块自检发生错误，错误信息将立刻被数据信息寄存器记录并由其传输至PBIST控制器中。
6.根据权利要求1所述的一种基于片内自建测试的快速检测装置，其特征在于：所述内存数据路径和不同外设内存密切相关的PBIST内存接口之间的读写数据路径逻辑，PBIST控制器在每个有效内存组上依次执行每个选定的算法，直到执行完所有算法为止。
7.一种基于片内自建测试的快速检测方法，其特征在于，包括：
流程一，CPU发送检测指令给PBIST控制器并打开系统自测试功能；
流程二，PBIST控制器获取PBIST-ROM内存分组信息，以及选择算法模式；
流程三，根据选择的算法信号开始执行算法指令；
流程四，指令执行结束，检测数据结果存储于数据信息寄存器。
8.根据权利要求7所述的一种基于片内自建测试的快速检测方法，其特征在于，所述算法执行指令与算法选择信号从低编号内存开始分发，每收到一个模块反馈的算法完成信号且未出错的情况下就分发执行指令给下一个模块。
9.根据权利要求7所述的一种基于片内自建测试的快速检测方法，其特征在于，若模块在算法执行过程中发生错误，则模块会立即反馈算法完成信号和错误信号，PBIST控制器将此模块的错误信息记录于寄存器中并停止整个自测试进程。
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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