CN115015741A - 芯片测试方法、装置、设备及介质 - Google Patents

Abstract

本申请提供一种芯片测试方法、装置、设备及介质，包括：提供多个第一测试激励，所述第一测试激励包括配置激励和功能激励，所述多个第一测试激励的配置激励相同；针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真；以及，提取仿真过程中的配置结果，生成对应的强制文件；针对所述多个第一测试激励中的其它第一测试激励，加载所述强制文件至所述芯片，并根据所述第一测试激励中的功能激励对所述芯片进行仿真。本方案能够提高芯片测试效率。

Description

芯片测试方法、装置、设备及介质

技术领域

本申请涉及存储器技术，尤其涉及一种芯片测试方法、装置、设备及介质。

背景技术

伴随存储器技术的发展，伴随存储器技术的发展，存储器被广泛应用，比如，动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)。实际应用中，为了保证产品的可靠性，需要对芯片的设计电路进行测试，即进行芯片测试。

因此，如何提高芯片测试的效率成为需要考虑的问题。

发明内容

本申请的实施例提供一种芯片测试方法、装置、设备及介质。

根据一些实施例，本申请第一方面提供一种芯片测试方法，包括：提供多个第一测试激励，所述第一测试激励包括配置激励和功能激励，所述多个第一测试激励的配置激励相同；针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真；以及，提取仿真过程中的配置结果，生成对应的强制文件；针对所述多个第一测试激励中的其它第一测试激励，加载所述强制文件至所述芯片，并根据所述第一测试激励中的功能激励对所述芯片进行仿真。

在一些实施例中，所述配置激励包括模式寄存器参数；所述配置结果包括模式寄存器基于所述模式寄存器参数完成配置后输出的信号。

在一些实施例中，所述配置激励包括时钟锁定指令；所述配置结果包括延迟锁相环模块完成锁定时钟后输出的信号。

在一些实施例中，所述方法还包括：检测模式寄存器设置功能是否正常；所述针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真，包括：若模式寄存器设置功能正常，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

在一些实施例中，所述检测模式寄存器设置功能是否正常，包括：根据第二测试激励，对所述芯片进行测试，所述第二测试激励包括模式寄存器设置指令；若所述模式寄存器设置指令的解码正确，则判定模式寄存器设置功能正常。

在一些实施例中，所述方法还包括：根据第三测试激励，检测所述延迟锁相环模块完成锁定时钟所需的时长是否超过预定的阈值；所述针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真，包括：若所述时长未超过所述阈值，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

在一些实施例中，所述芯片包括双倍速率同步动态随机存储器。

在一些实施例中，所述第一测试激励对应的测试功能包括以下至少一项：读操作功能，写操作功能，读写操作功能、自刷新功能、刷新功能、阻抗校准功能以及掉电预充电功能。

根据一些实施例，本申请第二方面提供一种芯片测试装置，包括：激励模块，用于提供多个第一测试激励，所述第一测试激励包括配置激励和功能激励，所述多个第一测试激励的配置激励相同；仿真模块，用于针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真；提取模块，用于提取仿真过程中的配置结果，生成对应的强制文件；所述仿真模块，还用于针对所述多个第一测试激励中的其它第一测试激励，加载所述强制文件至所述芯片，并根据所述第一测试激励中的功能激励对所述芯片进行仿真。

在一些实施例中，所述配置激励包括模式寄存器参数；所述配置结果包括模式寄存器基于所述模式寄存器参数完成配置后输出的信号。

在一些实施例中，所述配置激励包括时钟锁定指令；所述配置结果包括延迟锁相环模块完成锁定时钟后输出的信号。

在一些实施例中，所述装置还包括：第一检测模块，用于检测模式寄存器设置功能是否正常；所述仿真模块，具体用于若模式寄存器设置功能正常，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

在一些实施例中，所述第一检测模块，具体用于根据第二测试激励，对所述芯片进行测试，所述第二测试激励包括模式寄存器设置指令；所述第一检测模块，具体还用于若所述模式寄存器设置指令的解码正确，则判定模式寄存器设置功能正常。

在一些实施例中，所述装置还包括：第二检测模块，用于根据第三测试激励，检测所述延迟锁相环模块完成锁定时钟所需的时长是否超过预定的阈值；所述仿真模块，具体用于若所述时长未超过所述阈值，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

在一些实施例中，所述芯片包括双倍速率同步动态随机存储器。

在一些实施例中，所述第一测试激励对应的测试功能包括以下至少一项：读操作功能，写操作功能，读写操作功能、自刷新功能、刷新功能、阻抗校准功能以及掉电预充电功能。

根据一些实施例，本申请第三方面提供一种电子设备，包括：处理器，以及与所述处理器通信连接的存储器；所述存储器存储计算机执行指令；所述处理器执行所述存储器存储的计算机执行指令，以实现如前所述的方法。

根据一些实施例，本申请第四方面提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现如前所述的方法。

本申请实施例提供的芯片测试方法、装置、设备及介质中，包括针对多个配置激励相同的第一测试激励，在前预定数量的测试中，根据完整的第一测试激励进行仿真，以获得仿真过程中的配置结果，基于配置结果生成强制文件，后续的测试中，通过加载强制文件可直接将芯片设定至完成配置时的状态，之后只需基于第一测试激励的功能激励进行仿真，直至完成所有测试。上述方案中，先基于数次仿真获得强制文件，之后的每次测试中，可加载强制文件至芯片以直接将芯片设定为完成配置的状态，故无需根据配置激励进行前期的配置过程，而是在处于配置完成状态的芯片基础上，直接利用功能激励进行后续仿真，从而有效缩减芯片测试的耗时，提高芯片测试效率。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。

图1为本申请一实施例示出的存储器的架构示例图；

图2为本申请一实施例示出的存储单元的结构示例图；

图3为DDR的状态示例图；

图4为芯片测试的测试激励流程示例图；

图5为一实施例提供的芯片测试方法的流程示例图；

图6为常规的时序验证流程；

图7为一示例的仿真过程示意图；

图8为一示例的时序验证流程；

图9-图10为实施例提供的芯片测试方法的流程示例图；

图11-图13为实施例提供的芯片测试装置的结构示例图；

图14为一实施例中提供的一种电子设备的结构示意图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的尺寸或距离。

下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

图1为本申请一实施例示出的存储器的架构示例图，如图1所示，以DRAM作为示例，包括数据输入/输出缓冲、行解码器、列解码器、感测放大器以及存储阵列。存储阵列主要由字线、位线和存储单元组成。存储阵列中的字线沿行方向延伸，存储阵列中的位线沿列方向延伸，字线与位线的交叉处为存储阵列的存储单元。

其中，每个存储单元用于存储一个位(bit)的数据。如图2所示，图2为本申请一实施例示出的存储单元的结构示例图，存储单元主要由晶体管M和电容C组成。其中，电容用于存储数据，晶体管用于根据字线状态，关断或导通。

可以通过控制行和列来激活某个存储单元，以实现对该存储单元的访问。结合读取场景作为示例：需要读取存储单元中的数据时，可以通过行解码器选中该存储单元所在行的字线，相应的，图示中的晶体管M导通，通过对位线信号的感测放大就可以感知到此时电容C上的状态。例如，如果存储单元中存储的数据为1，那么晶体管M导通后就会从存储单元的位线上读到1，反之也是同样的道理。另外，结合写入场景作为示例：需要向某存储单元中写入数据时，比如写入1。可以通过行解码器选中该存储单元所在行的字线，相应的图示中的晶体管M导通，通过将位线的逻辑电平设为1，使得电容C充电，即向存储单元写入1。反之，如果要写入0，那么位线的逻辑电平设为0，使得电容C放电，即向存储单元写入0。

实际应用中，为了保证存储器产品的可靠性，需要在芯片设计阶段进行芯片测试，芯片测试涉及存储器的工作原理。以双倍速率同步动态随机存储器(Double Data RageSDRAM，简称DDR)为例，如图3所示，图3为DDR的状态示例图，首先包括上电(Power on)，复位过程(Reset Procedure)以及初始化(Initialization)。ZQCL表示上电初始化后，完成阻抗(ZQ)校准。ZQCL会触发DRAM内部的校准引擎，一旦校准完成，校准后的值会传递到DRAM的输入输出(IO)管脚上，并反映为输出驱动和片内终结(On-Die Termination，简称ODT)阻值。ZQCS表示周期性的校准，能够跟随电压和温度的变化而变化。此外，掉电模式激活阶段，即Active Power-Down mode，存储块(Bank)在in-progress命令后依然打开，存储器会进入掉电模式激活阶段；掉电模式预充电阶段，即Precharge Power-Down mode，指存储块(Bank)在in-progress命令后关闭会进入掉电模式的预充电阶段；图3的示例可以结合相关技术了解，此处不再展开介绍。

其中，MRS为MODE Register Set，即模式寄存器设置。为了应用的灵活性，不同的功能、特征和模式等在DDR芯片上的模式寄存器(Mode Register，简称MR)中，通过编程来实现。模式寄存器没有缺省值，因此模式寄存器会在上电或者复位后进行初始化，这样DDR才可以正常工作。但需要说明的是，在正常工作模式下，模式寄存器也可以被重新写入。举例来说，模式寄存器分为MR0、MR1、MR2和MR4等。MR0用来存储DDR的不同操作模式的数据：包括但不限于突发长度、读取突发种类、列地址选通脉冲(CAS)延迟、测试模式、延迟锁相环(Delay-locked Loop，简称DLL)复位等。MR1用来存储是否使能DLL、输出驱动长度、Rtt_Nom、额外长度、写电平使能等。MR2用来存储控制更新的特性，Rtt_WR阻抗，和CAS写延迟等。MR3用来控制多用途寄存器(Multi-purpose register，简称MPR)等。MR4用来控制CS到CMD/ADDR延迟模式、温控刷新模式使能、最大低功耗模式使能等。MR5用来控制奇偶校验功能使能等。MR5用来调节内部为数据总线服务的参考电压信号(VREFDQ)等。

因此，在进行芯片测试时，同样需先进行上述初始化配置，以使存储器芯片进入工作状态，在工作状态下进行测试。基于上述DDR的工作原理示例，芯片测试的流程大致如图4所示，图4为芯片测试的测试激励流程示例图，相应的，芯片测试的测试激励执行图示的流程，即首先基于测试激励中的配置激励对芯片执行上电、复位、初始化、ZQ校准、模式寄存器配置(或加载)等配置仿真，之后基于功能激励对芯片进行针对不同测试需求和功能的仿真测试。

实际应用中，为保证芯片测试，比如时序验证，能够覆盖尽可能多的功能，以及考虑许多功能之间的相互组合，通常需要执行大量测试激励，需要花费较长时间。

本申请实施例的一些方面涉及上述考虑。以下结合本申请的一些实施例对方案进行示例介绍。

图5为一实施例提供的芯片测试方法的流程示例图，如图5所示，该芯片测试方法包括：

步骤101：提供多个第一测试激励，所述第一测试激励包括配置激励和功能激励，所述多个第一测试激励的配置激励相同；

步骤102：针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真；以及，提取仿真过程中的配置结果，生成对应的强制文件；

步骤103：针对所述多个第一测试激励中的其它第一测试激励，加载所述强制文件至所述芯片，并根据所述第一测试激励中的功能激励对所述芯片进行仿真。

实际应用中，本实施例提供的芯片测试方法可应用在各种存储器芯片的测试，作为示例，该芯片测试方法可以应用在包括但不限DDR芯片等。作为示例，所述芯片包括但不限于双倍速率同步动态随机存储器。本实施例中的芯片可视为待测设计(Design UnderTest，简称DUT)。

其中，第一测试激励所需验证的功能可以根据需要确定，举例来说，所述第一测试激励对应的测试功能可包括以下至少一项：读操作功能，写操作功能，读写操作功能、自刷新功能、刷新功能、阻抗校准功能以及掉电预充电功能。

可以理解，为了保证验证的可靠性，需要尽可能覆盖各种功能，以及各种功能的各种组合，故需要大量的测试激励。而这些测试激励的仿真流程基于前述的常规仿真流程，均需要先进行模式寄存器配置等配置准备流程。对此，本实施例中，先基于数次的完整仿真获得强制文件。这里的数次指至少一次，具体的仿真次数可以根据情况设定，不对其进行限制。获得的强制文件表征配置结果，即配置完成时配置模块的输出结果。该输出结果可以从芯片电路中直接提取。获取强制文件后，针对之后的每个测试激励的仿真测试，只需加载该强制文件至芯片，即可将芯片设定处于配置完成的状态，后续可直接基于测试激励中的功能激励进行功能仿真，而无需每次进行功能仿真前先执行配置仿真，从而有效减少仿真耗时。

实际应用中，本实施例的方案可应用于配置模式相同的多个测试激励，举例来说，所述多个第一测试激励的配置激励相同。例如，模式寄存器参数相同，故芯片这些第一测试激励下完成配置时的状态是相同的，本实施例利用该特点，获取少量测试激励的配置结果，后续针对其它测试激励，直接跳过每次仿真测试过程中的前期阶段，比如，每次仿真测试都需执行的配置准备过程，直接自仿真测试过程中的功能仿真开始，执行后续的功能仿真测试，即直接从针对功能的激励开始，对芯片进行仿真，从而无需每次仿真都进行前期的准备流程，有效缩短整个仿真的用时，大大提高仿真测试效率。可以理解，前述所说的配置模式相同只是举例说明，实际应用中，本实施例同样适用于不同配置模式的测试激励。举例来说，针对不同配置模式的测试激励，可基于配置模式进行分类，建立各配置模式对应的测试激励集合，之后针对每个配置模式对应的测试激励集合，执行本实施例的方案，以缩短整个测试耗时。

为了更加直观地理解本实施例的方案，结合附图的示例进行举例说明：

图6为常规的时序验证流程，如图所示，仿真的前期配置阶段通常包含复位、模式寄存器配置、延迟锁相环参数配置等，配置后的阶段主要涉及针对功能的相关测试，该相关测试包含例如激活命令执行测试、读写命令执行测试等。通常的，时序验证流程通过激励将界面上的信号输入到芯片中进行测试，以激励为1.2微秒(us)为例，上电、复位、模式寄存器配置以及延迟锁相环参数的配置的耗时占整个仿真测试耗时的70％以上。举例来说，仿真时间T(t)＝A+B(t)+P；其中，A指仿真编译时间，用于检查文件是否存在，以及读入输入文件等；B与激励时间相关，t代表激励时间长度，激励时间长度越长，此项时间越长；P与仿真机器有关，若当时仿真机器任务较多，内存占用较多，则此项时间会变长。如图所示，以DDR配置MR0～MR5为例，复位过程耗时大约250纳秒(ns)；六个模式寄存器配置的耗时大约为6×tMRD(最小加载模式寄存器命令周期)，约为60ns；以及延迟锁相环参数的配置的耗时大约为700ns。故在仿真过程中，前期的准备阶段占用了大量时间，而这些准备阶段对于大量测试激励来说，实际上属于每个测试激励都在重复执行的流程。

对此，本实施例中利用第一测试激励具有相同配置模式的特点，先通过前预定数量的第一次测试激励进行方案，提取配置结果获得强制文件，针对后续的第一测试激励，加载强制文件后可直接进行功能仿真，无需进行前期配置。结合图7进行示例，图7为一示例的仿真过程示意图；基于前几个测试激励的仿真，从电路(DUT)中提取配置结果，并转化为强制文件。作为示例，图中的芯片划分为存储阵列、配置模块等模块。其中，配置模块包括但不限于模式寄存器，例如，MRS0～MRS6等，以及延迟锁相环(DLL)模块，以及其它相关模块。以模式寄存器的配置为例，可以提取模式寄存器参数进行配置后模式寄存器输出的层级(hierarchy)信号，以MR0中CL值为例，确定hierarchy信号名为X_**.X***；根据模式寄存器参数的值对应的层级信号的翻转状态(toggle方式)，转化为强制文件的格式；在之后的其它第一测试激励进行仿真时，加载强制文件至芯片，并仅基于第一测试激励的功能激励进行功能仿真。

也就是说，得到强制文件后，后续需要进行芯片仿真时，可以根据强制文件直接加载配置完成状态，相比于常规仿真流程中，针对每个测试激励进行完整的配置仿真和功能仿真，本实施例中，根据少量的第一测试激励，获得表征配置完成状态的强制文件，在进行后续针对其它第一测试激励的仿真时，可以基于强制文件将芯片直接设定至配置完成的状态。后续自第一测试激励中的功能激励进行芯片仿真，即直接跳过第一测试激励的配置过程，即可相当于完成了整个仿真。图中的虚线表征常规仿真流程需要执行，但基于本实施例的方案，并无需执行的阶段。可见，本实施例的方案能够有效缩短仿真耗时。

结合前述阐述，基于上述实施例的方案，在进行芯片测试时可以跳过前期的重复配置流程，例如，初始化、模式寄存器配置、延迟锁相环参数的配置等。在一个示例中，所述配置激励包括模式寄存器参数；所述配置结果包括模式寄存器基于所述模式寄存器参数完成配置后输出的信号。在另一个示例中，所述配置激励包括时钟锁定指令；所述配置结果包括延迟锁相环模块完成锁定时钟后输出的信号。需要说明的是，上述示例可以单独或结合实施，对此不进行限制。

如图8所示，图8为一示例的时序验证流程。获取强制文件后，需要进行芯片测试时，针对当前的第一测试激励，基于前述实施例的方案，可直接将强制文件加载至芯片，之后基于第一测试激励中自配置完成之后的功能激励，对芯片进行仿真。图中可以看出，虚线框圈起的过程1即可省略执行，直接执行过程2，即可完成该测试激励。

此外，为了进一步提高芯片测试的可靠性，在进行仿真测试前，先对跳过的配置阶段对应的配置模块的功能进行功能测试，若配置模块的功能测试正常，方进行前述方案，以确保整个仿真测试结果的准确性。故在一个示例中，如图9所示，图9为一实施例提供的芯片测试方法的流程示例图，在任一示例的基础上，所述方法还包括：

步骤201：检测模式寄存器设置功能是否正常；

相应的，步骤102中所述针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真，具体包括：

步骤202：若模式寄存器设置功能正常，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

本示例中，在执行前述的芯片测试方案之前，先检测被跳过的流程对应的模块工作是否正常，在本示例中具体为，模式寄存器参数配置流程对应的模块，即模式寄存器。若模式寄存器正常，方采用前述芯片测试方案进行芯片测试。

可以理解，芯片测试的目的是希望获得芯片整体功能测试的准确结果，故尽管考虑到测试的时效性，通过获取强制文件可以跳过一些前期的配置阶段，但跳过的配置阶段所涉及的模块是否正常工作，同样影响整个芯片的测试结果。故本示例中，先对跳过的配置阶段中所涉及的模块进行检测，若检测结果正常，则后续获取的强制文件是准确的，进一步基于其它测试激励进行芯片测试时，可直接跳过检测结果为正常的配置阶段，从而减少测试耗时的同时保证芯片测试的准确性和可靠性。

对此，为了实现对模式寄存器设置功能的检测，在一种可实施方式中，可以通过仿真测试，对模式寄存器设置功能是否正常进行检测。作为示例，步骤201具体可以包括：根据第二测试激励，对所述芯片进行测试，所述第二测试激励包括模式寄存器设置指令；若所述模式寄存器设置指令的解码正确，则判定模式寄存器设置功能正常。

具体的，模式寄存器设置功能的检测，主要涉及检测模式寄存器能否响应于设置指令，进行正常的模式寄存器设置。故本实施方式中，提供包含模式寄存器设置指令的第二测试激励，将其输入芯片，通过检测模式寄存器设置指令的执行情况，实现对模式寄存器设置功能的测试。实际应用中，若模式寄存器设置指令的解码正确，则可判定模式寄存器设置功能正常。

上述实施方式，通过包含模式寄存器设置指令的第二测试激励，检测模式寄存器设置指令的解码是否正确，来实现对模式寄存器设置功能的测试，进而保证后续芯片测试的准确性和可靠性。

同样为了保证整个仿真测试结果的准确性，在另一个示例中，如图10所示，图10为一实施例提供的芯片测试方法的流程示例图，在任一示例的基础上，可以对延迟锁相环参数的配置功能进行检测。作为示例，所述方法还包括：

步骤301：根据第三测试激励，检测所述延迟锁相环模块完成锁定时钟所需的时长是否超过预定的阈值；

相应的，步骤102中所述针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真，具体包括：

步骤302：若所述时长未超过所述阈值，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

本示例中，被跳过的流程包括延迟锁相环参数的配置，故先对延迟锁相环模块的配置功能进行检测，若检测该功能正常，方采用前述芯片测试方案进行芯片测试。本示例同样先对跳过的配置阶段中所涉及的模块进行检测，若检测结果正常，则后续基于其它测试激励进行芯片测试时，可直接跳过检测结果为正常的配置阶段，从而减少测试耗时的同时保证芯片测试的准确性和可靠性。

具体的，为了实现对延迟锁相环模块的检测，在本示例中，提供第三测试激励，将其输入芯片，通过检测延迟锁相环模块完成锁定时钟所需的时长(即DLL时长)是否超过预定的阈值，实现对延迟锁相环功能的测试。实际应用中，若DLL时长未超过预定阈值，则可判定延迟锁相环参数的配置功能正常。其中，预定的阈值可以基于JEDEC标准设置。

上述实施方式，通过第三测试激励，检测延迟锁相环完成锁定时钟所需的时长是否超过预定的阈值，来实现对延迟锁相环参数的配置功能的测试，进而保证后续芯片测试的准确性和可靠性。

需要说明的是，上述两种示例可以单独或结合实施，举例来说，可以跳过模式寄存器设置阶段，或者执行模式寄存器设置阶段，跳过延迟锁相环参数的配置阶段，或者，还可以如图8所示，既跳过模式寄存器设置阶段也跳过延迟锁相环参数的配置阶段。相应的，前述关于模式寄存器设置功能测试和延迟锁相环参数的配置功能测试的手段同样可以单独或结合实施。通过上述示例，针对跳过的阶段所涉及的功能，可以使用较为简单的测试激励进行功能检测，以支持后续直接进行起始时间点之后的测试，从而进一步简化测试，提高测试效率，保证测试的准确性。

本实施例提供的芯片测试方法中，针对多个配置激励相同的第一测试激励，在前预定数量的测试中，根据完整的第一测试激励进行仿真，以获得仿真过程中的配置结果，基于配置结果生成强制文件，后续的测试中，通过加载强制文件可直接将芯片设定至完成配置时的状态，之后只需基于第一测试激励的功能激励进行仿真，直至完成所有测试。上述方案中，先基于数次仿真获得强制文件，之后的每次测试中，可加载强制文件至芯片以直接将芯片设定为完成配置的状态，故无需根据配置激励进行前期的配置过程，而是在处于配置完成状态的芯片基础上，直接利用功能激励进行后续仿真，从而有效缩减芯片测试的耗时，提高芯片测试效率。

图11为一实施例提供的芯片测试装置的结构示例图，如图11所示，该芯片测试装置包括：激励模块11、仿真模块12以及提取模块13；其中，

确定模块11，用于提供多个第一测试激励，所述第一测试激励包括配置激励和功能激励，所述多个第一测试激励的配置激励相同；

仿真模块12，用于针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真；

提取模块13，用于提取仿真过程中的配置结果，生成对应的强制文件；

仿真模块12，还用于针对所述多个第一测试激励中的其它第一测试激励，加载所述强制文件至所述芯片，并根据所述第一测试激励中的功能激励对所述芯片进行仿真。

作为示例，所述芯片包括但不限于双倍速率同步动态随机存储器。其中，第一测试激励所需验证的功能可以根据需要确定，举例来说，所述第一测试激励对应的测试功能可包括以下至少一项：读操作功能，写操作功能，读写操作功能、自刷新功能、刷新功能、阻抗校准功能以及掉电预充电功能。

本实施例中，提取模块13先基于仿真模块12数次的完整仿真获得强制文件。这里的数次指至少一次，具体的仿真次数可以根据情况设定，不对其进行限制。获得的强制文件表征配置结果，即配置完成时配置模块的输出结果。该输出结果可以从芯片电路中直接提取。获取强制文件后，针对之后的每个测试激励的仿真测试，仿真模块12只需加载该强制文件至芯片，即可将芯片设定处于配置完成的状态，后续可直接基于测试激励中的功能激励进行功能仿真，而无需每次进行功能仿真前先执行配置仿真，从而有效减少仿真耗时。

实际应用中，本实施例的方案可应用于配置模式相同的多个测试激励，举例来说，所述多个第一测试激励的配置激励相同。例如，模式寄存器参数相同，故芯片这些第一测试激励下完成配置时的状态是相同的，本实施例利用该特点，获取少量测试激励的配置结果，后续针对其它测试激励，直接跳过每次仿真测试过程中的前期阶段，比如，每次仿真测试都需执行的配置准备过程，直接自仿真测试过程中的功能仿真开始，执行后续的功能仿真测试，即直接从针对功能的激励开始，对芯片进行仿真，从而无需每次仿真都进行前期的准备流程，有效缩短整个仿真的用时，大大提高仿真测试效率。可以理解，前述所说的配置模式相同只是举例说明，实际应用中，本实施例同样适用于不同配置模式的测试激励。举例来说，针对不同配置模式的测试激励，可基于配置模式进行分类，建立各配置模式对应的测试激励集合，之后针对每个配置模式对应的测试激励集合，执行本实施例的方案，以缩短整个测试耗时。

在一个示例中，所述配置激励包括模式寄存器参数；所述配置结果包括模式寄存器基于所述模式寄存器参数完成配置后输出的信号。在另一个示例中，所述配置激励包括时钟锁定指令；所述配置结果包括延迟锁相环模块完成锁定时钟后输出的信号。

此外，为了进一步提高芯片测试的可靠性，在进行仿真测试前，先对跳过的配置阶段对应的配置模块的功能进行功能测试，以确保整个仿真测试结果的准确性。在一个示例中，如图12所示，图12为一实施例提供的芯片测试装置的结构示例图，在任一示例的基础上，所述装置还包括：

第一检测模块15，用于检测模式寄存器设置功能是否正常；

仿真模块12，具体用于若模式寄存器设置功能正常，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

本示例中，在执行前述的芯片测试方案之前，第一检测模块15先检测被跳过的流程对应的模块工作是否正常，在本示例中具体为，模式寄存器参数配置流程对应的模块，即模式寄存器。若模式寄存器正常，方采用前述芯片测试方案进行芯片测试。

为了实现对模式寄存器设置功能的检测，在一种可实施方式中，第一检测模块15可以通过仿真测试，对模式寄存器设置功能是否正常进行检测。作为示例，第一检测模块15，具体用于根据第二测试激励，对所述芯片进行测试，所述第二测试激励包括模式寄存器设置指令；第一检测模块15，具体还用于若所述模式寄存器设置指令的解码正确，则判定模式寄存器设置功能正常。

上述实施方式，第一检测模块通过包含模式寄存器设置指令的第二测试激励，检测模式寄存器设置指令的解码是否正确，来实现对模式寄存器设置功能的测试，进而保证后续芯片测试的准确性和可靠性。

同样为了保证整个仿真测试结果的准确性，在另一个示例中，如图13所示，图13为一实施例提供的芯片测试装置的结构示例图，在任一示例的基础上，可以对延迟锁相环参数的配置功能进行检测。作为示例，所述装置还包括：

第二检测模块16，用于根据第三测试激励，检测所述延迟锁相环模块完成锁定时钟所需的时长是否超过预定的阈值；

确定模块11，具体用于若所述时长未超过所述阈值，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

本示例中，第二检测模块16先对延迟锁相环模块的配置功能进行检测，若检测该功能正常，方采用前述芯片测试方案进行芯片测试，从而减少测试耗时的同时保证芯片测试的准确性和可靠性。

上述实施方式，通过第三测试激励，检测延迟锁相环完成锁定时钟所需的时长是否超过预定的阈值，来实现对延迟锁相环参数的配置功能的测试，进而保证后续芯片测试的准确性和可靠性。

需要说明的是，上述两种示例可以单独或结合实施。通过上述示例，针对跳过的阶段所涉及的模块，可以使用较为简单的测试激励进行检测，以支持后续直接进行起始时间点之后的测试，从而进一步简化测试，提高测试效率，保证测试的准确性。

本实施例提供的芯片测试装置中，仿真模块针对多个配置激励相同的第一测试激励，在前预定数量的测试中，根据完整的第一测试激励进行仿真，以使提取模块获得仿真过程中的配置结果，基于配置结果生成强制文件，后续的测试中，仿真模块通过加载强制文件可直接将芯片设定至完成配置时的状态，之后只需基于第一测试激励的功能激励进行仿真，直至完成所有测试。上述方案中，先基于数次仿真获得强制文件，之后的每次测试中，可加载强制文件至芯片以直接将芯片设定为完成配置的状态，故无需根据配置激励进行前期的配置过程，而是在处于配置完成状态的芯片基础上，直接利用功能激励进行后续仿真，从而有效缩减芯片测试的耗时，提高芯片测试效率。

图14为一实施例中提供的一种电子设备的结构示意图，如图14所示，该电子设备包括：

处理器(processor)291，电子设备还包括了存储器(memory)292；还可以包括通信接口(Communication Interface)293和总线294。其中，处理器291、存储器292、通信接口293、可以通过总线294完成相互间的通信。通信接口293可以用于信息传输。处理器291可以调用存储器292中的逻辑指令，以执行上述实施例的方法。

此外，上述的存储器292中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。

存储器292作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序，如本公开实施例中的方法对应的程序指令/模块。处理器291通过运行存储在存储器292中的软件程序、指令以及模块，从而执行功能应用以及数据处理，即实现上述方法实施例中的方法。

存储器292可包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端设备的使用所创建的数据等。此外，存储器292可以包括高速随机存取存储器，还可以包括非易失性存储器。

本公开实施例提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现如前述实施例所述的方法。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (18)

1.一种芯片测试方法，其特征在于，包括：

提供多个第一测试激励，所述第一测试激励包括配置激励和功能激励，所述多个第一测试激励的配置激励相同；

针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真；以及，提取仿真过程中的配置结果，生成对应的强制文件；

针对所述多个第一测试激励中的其它第一测试激励，加载所述强制文件至所述芯片，并根据所述第一测试激励中的功能激励对所述芯片进行仿真。

2.根据权利要求1所述的方法，其特征在于，所述配置激励包括模式寄存器参数；所述配置结果包括模式寄存器基于所述模式寄存器参数完成配置后输出的信号。

3.根据权利要求1所述的方法，其特征在于，所述配置激励包括时钟锁定指令；所述配置结果包括延迟锁相环模块完成锁定时钟后输出的信号。

4.根据权利要求2所述的方法，其特征在于，所述方法还包括：

检测模式寄存器设置功能是否正常；

所述针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真，包括：

若模式寄存器设置功能正常，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

5.根据权利要求4所述的方法，其特征在于，所述检测模式寄存器设置功能是否正常，包括：

根据第二测试激励，对所述芯片进行测试，所述第二测试激励包括模式寄存器设置指令；

若所述模式寄存器设置指令的解码正确，则判定模式寄存器设置功能正常。

6.根据权利要求3所述的方法，其特征在于，所述方法还包括：

根据第三测试激励，检测所述延迟锁相环模块完成锁定时钟所需的时长是否超过预定的阈值；

所述针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真，包括：

若所述时长未超过所述阈值，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

7.根据权利要求1-6任一项所述的方法，其特征在于，所述芯片包括双倍速率同步动态随机存储器。

8.根据权利要求1-6任一项所述的方法，其特征在于，所述第一测试激励对应的测试功能包括以下至少一项：读操作功能，写操作功能，读写操作功能、自刷新功能、刷新功能、阻抗校准功能以及掉电预充电功能。

9.一种芯片测试装置，其特征在于，包括：

激励模块，用于提供多个第一测试激励，所述第一测试激励包括配置激励和功能激励，所述多个第一测试激励的配置激励相同；

仿真模块，用于针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真；

提取模块，用于提取仿真过程中的配置结果，生成对应的强制文件；

所述仿真模块，还用于针对所述多个第一测试激励中的其它第一测试激励，加载所述强制文件至所述芯片，并根据所述第一测试激励中的功能激励对所述芯片进行仿真。

10.根据权利要求9所述的装置，其特征在于，所述配置激励包括模式寄存器参数；所述配置结果包括模式寄存器基于所述模式寄存器参数完成配置后输出的信号。

11.根据权利要求9所述的装置，其特征在于，所述配置激励包括时钟锁定指令；所述配置结果包括延迟锁相环模块完成锁定时钟后输出的信号。

12.根据权利要求10所述的装置，其特征在于，所述装置还包括：

第一检测模块，用于检测模式寄存器设置功能是否正常；

所述仿真模块，具体用于若模式寄存器设置功能正常，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

13.根据权利要求12所述的装置，其特征在于，

所述第一检测模块，具体用于根据第二测试激励，对所述芯片进行测试，所述第二测试激励包括模式寄存器设置指令；

所述第一检测模块，具体还用于若所述模式寄存器设置指令的解码正确，则判定模式寄存器设置功能正常。

14.根据权利要求11所述的装置，其特征在于，所述装置还包括：

第二检测模块，用于根据第三测试激励，检测所述延迟锁相环模块完成锁定时钟所需的时长是否超过预定的阈值；

所述仿真模块，具体用于若所述时长未超过所述阈值，则针对所述多个第一测试激励中的预定数量个第一测试激励，根据所述第一测试激励中的配置激励和功能激励对所述芯片进行仿真。

15.根据权利要求9-14任一项所述的装置，其特征在于，所述芯片包括双倍速率同步动态随机存储器。

16.根据权利要求9-14任一项所述的装置，其特征在于，所述第一测试激励对应的测试功能包括以下至少一项：读操作功能，写操作功能，读写操作功能、自刷新功能、刷新功能、阻抗校准功能以及掉电预充电功能。

17.一种电子设备，其特征在于，包括：处理器，以及与所述处理器通信连接的存储器；

所述存储器存储计算机执行指令；

所述处理器执行所述存储器存储的计算机执行指令，以实现如权利要求1-8中任一项所述的方法。

18.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现如权利要求1-8中任一项所述的方法。

Images