KR100429348B1

KR100429348B1 - 용이하게 특성을 평가할 수 있는 반도체 기억 장치

Info

Publication number: KR100429348B1
Application number: KR10-2002-0005295A
Authority: KR
Inventors: 다카츠카다카후미; 츠쿠데마사키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-05-28
Filing date: 2002-01-30
Publication date: 2004-04-29
Also published as: KR20020090844A; JP2002352597A; US6501693B2; US20020176295A1

Abstract

본 발명에 있어서, 로우계 제어 회로(46)는 테스트 신호 TEST에 따라 신호 INTSIG, ZRXTRST 중 어느 한쪽을 신호 ZRXTRSTD로서 출력하는 선택기(62)와, 신호 ZRXTS를 A입력에 수신하고 신호 ZRXTRSTD를 B입력에 수신하여 출력 노드 OUT로부터 워드선 활성화 신호 RXT를 출력하는 유지 회로(64)를 포함하는 것으로, 센스 앰프 활성화 신호 S0N과 워드선 활성화 신호 RXT의 위상 관계를 테스트 모드에서 통상 동작 시와 다른 위상으로 설정하여, 판독 동작이나 재기록 동작의 타이밍 마진을 평가할 수 있다.

Description

용이하게 특성을 평가할 수 있는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE ALLOWING EASY CHARACTERISTICS EVALUATION}

본 발명은 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 내부의 메모리 셀 어레이 동작의 기본 타이밍 중 일부가 외부와 비동기인 것을 특징으로 하는 반도체 기억 장치에 관한 것이다.

최근, 휴대 전화 등의 휴대 전자 기기의 고기능화에 따른 대용량 메모리의 요구가 현저해지고 있다.

일반적으로 이와 같은 기기의 메모리로는 주로 스태틱 랜덤 액세스 메모리(SRAM:Static Random Access Memory)가 사용되고 있었다. 그러나, 대용량 메모리를 이 SRAM에서 실현하고자 하면, 메모리 비용이 전체 시스템의 비용에 큰 비율을 차지하게 된다. 따라서 기기의 가격 상승을 피하기 위해서, SRAM 대신에 메모리의 단위 비트당 비용이 낮은 다이나믹 랜덤 액세스 메모리(DRAM:Dynamic Random Access Memory)를 사용을 고려하게 되었다.

그러나, 지금까지 SRAM을 시스템의 주기억 장치로 해 온 휴대 전자 기기 제조업체에게는, 리프레시 동작의 제어 회로를 새롭게 시스템에 포함시키는 것은 어려움이 따른다. 그 때문에, 사용하는 메모리 셀은 다이나믹 랜덤 액세스 메모리에 이용되는 것이지만, 외부와의 데이터 송수신은 SRAM과 마찬가지의 제어에 의해 행할 수 있는 새로운 메모리의 개발이 각 회사별로 열심히 실시되기 시작했다.

즉, 이 메모리는, 내부의 메모리 셀에는 DRAM에 이용되는 다이나믹형 메모리 셀을 사용하고, 외부 인터페이스는 SRAM과 거의 동일하고, 리프레시 동작도 내부에서 칩 자체가 제어하여 리프레시 제어를 외부로부터 특별히 행할 필요가 없다고 하는 특징을 갖는 메모리이다.

본 명세서에서는, 이 기능에 기인하여 이와 같은 메모리를 「완전 히든 리프레시 기능 부가 DRAM」이라고 부르기로 한다.

도 8은 종래의 완전 히든 리프레시 기능 부가 DRAM(501)의 구성을 나타내는 블록도이다.

도 8을 참조하면, 완전 히든 리프레시 기능 부가 DRAM(501)은 제어 신호 /CE, /OE, /WE, /LB, /UB를 수신하는 입력 단자 그룹(2)과, 데이터 신호 DQ0∼DQ7이 입출력되는 단자 그룹(4)과, 데이터 신호 DQ8∼DQ15가 입출력되는 단자 그룹(6)과, 어드레스 신호 A0∼An이 입력되는 단자 그룹(8)과, 전원 전위 VCC가 인가되는 전원 단자(10)와, 접지 전압 GND가 인가되는 접지 단자(12)를 포함한다.

제어 신호 /CE는 DRAM(501)을 외부로부터 액세스할 때에 선택하기 위한 칩 인에이블 신호이다. 제어 신호 /OE는 DRAM(501)을 판독 모드로 설정하고, 또한,출력 버퍼를 활성화시키는 출력 인에이블 신호이다. 제어 신호 /WE는 DRAM(501)을 기록 모드로 설정하는 기록 인에이블 신호이다. 제어 신호 /LB는 하위(1ower bit) 측의 데이터 단자 그룹(4)으로부터 데이터의 입출력을 행하는 것을 선택하기 위한 신호이다. 제어 신호 /UB는 상위(upper bit) 측의 데이터 단자 그룹(6)으로부터 데이터의 입출력을 행하는 것을 선택하기 위한 신호이다.

DRAM(501)은 입력 단자 그룹(2)으로부터의 신호와 어드레스 신호 A0∼An을 수신하여 리프레시 정지 모드를 검출하는 모드 제어 회로(14)와, 모드 제어 회로(14)의 출력에 따라 리프레시 트리거 신호 REFCYC를 출력하는 리프레시 트리거 발생 회로(16)와, 입력 단자 그룹(2)으로부터 인가되는 신호와 리프레시 트리거 신호 REFCYC에 따라, 소정의 동작 모드에 상당하는 제어 클럭을 각 블록에 대해 출력하는 제어 클럭 발생 회로(522)를 더 구비한다.

DRAM(501)은 제어 클럭 발생 회로(522)의 출력에 따라 어드레스 신호 A0∼Am(m은 n보다 작은 자연수)을 수신하여 내부에 전달하는 컬럼 어드레스 버퍼(24)와, 제어 클럭 발생 회로(522)의 출력에 따라 어드레스 신호 Am+1∼An을 수신하여 내부에 전달하는 로우 어드레스 버퍼(25)를 더 포함한다.

DRAM(501)은 로우 어드레스 버퍼(25)가 출력하는 내부 어드레스 신호 IAm+1∼IAn을 제어 클럭 발생 회로(522)의 출력에 따라 수신하여 워드선 WL을 선택하는 로우 디코더(26)와, 컬럼 어드레스 버퍼(24)가 출력하는 내부 어드레스 신호 IA0∼IAm을 제어 클럭 발생 회로(522)의 출력에 따라 수신하여 비트선 BL을 선택하는 컬럼 디코더(28)와, 행렬 형상으로 배치되는 메모리 셀 MC를 포함하는 메모리셀 어레이(32)와, 메모리 셀 어레이(32)로부터의 출력을 증폭하여 판독하는 센스 앰프대(30)를 더 포함한다. 센스 앰프대(30)는, 도시하지 않지만, 복수의 센스 앰프와 복수의 입출력 회로를 포함하고 있다.

또, 도 8에서는, 메모리 셀 어레이(32)가 포함하는 복수의 메모리 셀 MC 중 워드선 WL, 비트선 BL, 메모리 셀 MC를 대표적으로 하나씩 나타내고 있다.

DRAM(501)은 제어 클럭 발생 회로(522)가 출력하는 하위 제어 신호 LC에 따라 단자 그룹(4)으로부터 데이터 신호 DQ0∼DQ7을 수신하여 센스 앰프대(30)에 전달하는 하위측 입력 버퍼 IBL과, 제어 신호 LC에 따라 센스 앰프대(30)로부터 신호를 수신하여 단자 그룹(4)에 데이터 신호를 출력하는 하위측 출력 버퍼 OBL과, 제어 클럭 발생 회로(522)가 출력하는 상위 제어 신호 UC에 따라 단자 그룹(6)으로부터 데이터 신호 DQ8∼DQ15를 수신하여 센스 앰프대(30)에 전달하는 상위측 입력 버퍼 IBU와, 제어 신호 UC에 따라 센스 앰프대(30)로부터 판독된 데이터를 단자 그룹(6)에 출력하는 상위측 출력 버퍼 OBU를 더 포함한다.

일반적으로, 스태틱 랜덤 액세스 메모리(SRAM)는 외부로부터 인가되는 신호의 제어가 간단하다. 그러나, 메모리 셀 MC를 고밀도로 집적화하기 위해서는 다이나믹 랜덤 액세스 메모리(DRAM)의 메모리 셀쪽이 비용면에서 우수하다. 단, DRAM은 메모리 셀에 축적된 전하에 의해 정보를 유지하기 때문에, 일정 기간마다 리프레시 동작을 행하게 해야 하므로, 제어가 복잡해진다.

도 8에 나타낸 DRAM(501)에서는, 외부로부터 인가되는 신호는 SRAM과 마찬가지인 어드레스 신호 및 제어 신호이다. 즉, 외부로부터 인가되는 제어는 SRAM과마찬가지로 간단하고, 또한, 내부에 이용하는 메모리 셀은 DRAM과 마찬가지인 메모리 셀을 이용함으로써 대용량이고, 또한 제어가 간단한 반도체 메모리를 실현하고 있다.

그러나, DRAM의 메모리 셀은 일정 기간 이상 액세스가 없으면 리프레시가 필요하게 된다. 그래서, 액세스가 발생하고 있지 않는 시간에 리프레시 트리거 발생 회로(16)가 신호 REFCYC에 의해 제어 클럭 발생 회로(522)에 리프레시 동작을 지시하고 있다.

도 9는 도 8에서의 센스 앰프대(30) 및 메모리 셀 MC의 구성을 나타낸 회로도이다.

도 9를 참조하면, 센스 앰프대(30)는 비트선 BL, ZBL당 하나의 이퀄라이징 회로 BEQ와, 센스 앰프 SAK와, 컬럼 선택 게이트 CSG를 포함한다. 각 메모리 셀행에 대응하여 마련되는 워드선 WLn과 비트선 BL, ZBL중 어느 한쪽의 교점 부분에 메모리 셀 MC가 배치되어 있다. 도 9에서는 대표적으로 하나의 메모리 셀이 도시되어 있다.

메모리 셀 MC는 비트선 ZBL과 저장 노드 SN 사이에 마련되고, 게이트가 워드선 WLn에 접속되는 N 채널 MOS 트랜지스터 MT와, 일단이 저장 노드 SN에 접속되고, 타단이 셀 플레이트 전위에 결합되는 커패시터 MQ를 포함한다.

비트선 BL, ZBL 사이에는 이퀄라이징 신호 BLEQ에 따라 비트선 BL의 전위와 비트선 ZBL의 전위를 이퀄라이징하는 이퀄라이징 회로 BEQ가 더 마련된다.

이퀄라이징 회로 BEQ는 이퀄라이징 신호 BLEQ에 따라 도통되어 비트선 BL과비트선 ZBL을 접속하는 N 채널 MOS 트랜지스터와, 이퀄라이징 신호 BLEQ에 따라 도통되어 비트선 BL을 이퀄라이징 전위 VBL에 결합하는 N 채널 MOS 트랜지스터와, 이퀄라이징 신호 BLEQ에 따라 도통되어 비트선 BL을 이퀄라이징 전위 VBL에 결합하는 N 채널 MOS 트랜지스터의, 3개의 트랜지스터를 포함하고 있다.

비트선 BL, ZBL 사이에는 센스 앰프 활성화 신호 S0N, /S0N에 따라 도통하는 트랜지스터 N3, P3에 의해 활성화되는 센스 앰프 SAK가 더 마련된다.

센스 앰프 SAK는 노드 S2P와 노드 S2N 사이에 직렬로 접속되어, 모두 게이트가 비트선 ZBL에 접속되는 P 채널 MOS 트랜지스터 P1, N 채널 MOS 트랜지스터 N1과, 노드 S2P와 노드 S2N 사이에 직렬로 접속되어, 모두 게이트가 비트선 BL에 접속되는 P 채널 MOS 트랜지스터 P2, N 채널 MOS 트랜지스터 N2를 포함한다.

P 채널 MOS 트랜지스터 P1, N 채널 MOS 트랜지스터 N1의 접속 노드는 비트선 BL에 접속되고, P 채널 MOS 트랜지스터 P2, N 채널 MOS 트랜지스터 N2의 접속 노드는 비트선 ZBL에 접속된다. 센스 앰프 SAK는 활성화되면 비트선 BL, ZBL 사이의 전위차를 확대한다.

또한, 컬럼 어드레스에 의해 발생되는 컬럼 선택 신호 CSL에 따라 도통하는 컬럼 선택 게이트 CSG가 각 비트선쌍에 대응하여 마련되어 있고, 이것에 의해, 판독 시 또는 기록 시에 비트선 BL, ZBL이 로컬 IO선 LIO를 거쳐서 글로벌 IO선 GIO, ZGIO에 각각 접속된다.

다음으로 메모리의 사이클 타임에 대하여 설명한다.

완전 히든 리프레시 기능 부가 DRAM과 마찬가지로, 외부핀은 SRAM과 동일 제어핀을 갖고, 어드레스는 DRAM과 다르며 시분할 방식을 채용하지 않는 메모리로서 소위 의사 SRAM라고 불리는 메모리가 있다. 완전 히든 리프레시 기능 부가 DRAM은 칩 자체가 자동으로 리프레시 동작을 행하기 때문에, 오퍼레이션(판독 또는 기록)과 오퍼레이션 사이에 리프레시가 행해지는 경우가 있다. 이와 같은 경우에는 리프레시핀을 가진 의사 SRAM에 비해 사이클 타임 특성이 나빠진다.

도 10은 오퍼레이션과 오퍼레이션 사이에 리프레시가 행해진 경우의 파형의 일례를 나타낸 도면이다.

도 10을 참조하면, 사이클 #1에서, 제어 신호 /OE의 상승에 따라 오퍼레이션은 NOP(no operation)로부터 READ로 전환된다. 여기서 내부에서 자동 발생되는 리프레시 트리거 펄스가 오퍼레이션 READ와 경합한 경우가 도시되어 있다. 오퍼레이션 READ는 제어 신호 /OE의 상승에 따라 종료되어 NOP로 전환된다. 그러면 내부에서 REFRESH가 오퍼레이션 READ의 종료를 기다려 행해진다.

다음 사이클 #2에서, 기록이 지정되기 위해 제어 신호 /WE가 H 레벨에서 L 레벨로 하강하지만, 이 신호를 입력해서 좋은 점은 내부에서 자동으로 행해지는 리프레시 기간이 종료하여 오퍼레이션이 다시 NOP가 된 경우이다. 따라서, 사이클 타임은 리프레시의 기간과 판독 또는 기록 기간의 합계에 의해 제한된다.

REFRESH와 오퍼레이션 READ 또는 WRITE가 경합한 경우에 사이클 타임 특성을 악화시키지 않기 위해서는, 워드선의 비활성화, 센스 앰프의 비활성화, 비트선의 이퀄라이징이라는 일련의 어레이 동작의 완료를 제어 신호 /OE의 상승까지 기다리는 것은 아니라, 완전 히든 리프레시 기능 부가 DRAM의 내부에서 결정한 소정의 지연 시간에 따라 자동적으로 전환하는 것이 매우 유효하다.

도 11은 어레이 동작 완료를 내부에서 자동으로 행한 경우의 동작을 설명하기 위한 동작 파형도이다.

도 11을 참조하면, 사이클 #1에서 제어 신호 /OE가 하강하고 오퍼레이션이 NOP에서 READ로 전환된다. 이 때 리프레시 트리거 펄스가 오퍼레이션 READ와 경합한 경우가 도시되어 있다. 오퍼레이션 READ는 내부의 어레이 동작이 종료하는 지연 시간 TD 후에 오퍼레이션 NOP로 전환된다. 이 전환은 제어 신호 /OE의 상승을 기다리지 않고 행해진다. 리프레시 동작은 지연 시간 TD1 후에 종료하고 오퍼레이션은 다시 NOP로 전환된다. 그러면 외부로부터 기록 지시를 접수할 수 있게 된다. 따라서, 도 10에 나타낸 경우보다는 사이클 타임 특성을 개선할 수 있다.

사이클 #2에 도시하는 바와 같이, 기록에 대해서도, 제어 신호 /WE의 하강에 따라 오퍼레이션 WRITE가 개시된다. 그리고 지연 시간 TD3 후에 오퍼레이션은 NOP로 전환된다. 이 전환도 제어 신호 /WE의 상승을 기다리지 않고 내부에서 자동적으로 행해진다.

이와 같이, 내부에서 정하고 있는 지연 시간에 의해 어레이 동작을 자동적으로 완료시킨 경우에 어레이 동작은 필요 최소한의 시간동안에만 행하기 때문에, 외부로부터 어레이 동작의 완료를 지시하는 경우에 비해 사이클 타임 특성이 좋아진다. 그러나, 어레이 동작 완료를 내부에서 자동적으로 실행하기 때문에, 재기록특성(판독 시 어레이로의 재기록할 수 있는 간격)을 평가하는 것이 지극히 곤란해진다고 하는 문제점이 발생한다.

도 12는 메모리의 액세스 시간에 대하여 설명하기 위한 동작 파형도이다.

도 12를 참조하면, 메모리의 액세스 시간은 시간 T11∼T15에 의해 결정된다.

시간 T11은 이퀄라이징 신호 BLEQ에 따라 이퀄라이징이 완료되고 나서, 워드선 WL이 활성화되기까지의 시간이다.

시간 T12는 워드선 WL이 활성화되고 나서, 제어 신호 ZS0S에 따라 센스 앰프가 활성화되기까지의 시간이다.

시간 T13은 센스 앰프가 활성화되고 나서, 워드선 WL이 비활성화되기까지의 시간이다.

시간 T14는 워드선이 비활성화되고 나서, 센스 앰프를 비활성화시키기까지의 시간이다.

시간 T15는 센스 앰프를 비활성화시키고 나서, 다시 비트선쌍을 이퀄라이징하기까지의 시간이다.

시간 T11 내지 T15는 동작의 안정을 위해 각각 길이를 초과하는 일은 없다. 그러나, 메모리를 더 고속화하기 위해서는 각 시간을 가능한 단축해야 한다. 그 때문에, 개발한 메모리의 각 시간의 마진을 파악해 두는 것이 중요하다.

그러나 완전 히든 리프레시 기능 부가 DRAM은, 도 11에서 설명한 바와 같이, 오퍼레이션 READ는 내부에서 결정된 지연 시간 TD2에 의해 전환되기 때문에, 동작 한계를 외부로부터 인가되는 제어 신호에 따라 평가할 수는 없다. 따라서, 개발한메모리 특성의 평가가 곤란했다.

본 발명의 목적은 테스트 모드에서 외부로부터의 트리거 신호에 따라 어레이 동작의 타이밍을 제어할 수 있어, 용이하게 재기록 특성을 평가할 수 있는 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예의 반도체 기억 장치(1)의 구성을 나타내는 개략 블록도,

도 2는 도 1에서의 제어 클럭 발생 회로(22)의 구성을 나타낸 블록도,

도 3은 도 2에서의 로우계 제어 회로(46)의 구성을 나타낸 블록도,

도 4는 도 3에서의 상승 지연 회로(56)의 구성을 나타낸 회로도,

도 5는 도 3에서의 유지 회로(64)의 구성을 나타낸 회로도,

도 6은 도 3에서의 선택기(62)의 구성을 나타낸 회로도,

도 7은 반도체 기억 장치(1)의 통상 시의 어레이 동작과 테스트 시의 어레이 동작을 설명하기 위한 동작 파형도,

도 8은 종래의 완전 히든 리프레시 기능 부가 DRAM(DRAM with the complete hidden refresh function)(501)의 구성을 나타내는 블록도,

도 9는 도 8에서의 센스 앰프대(sense amplifier band)(30) 및 메모리 셀 MC의 구성을 나타낸 회로도,

도 10은 오퍼레이션과 오퍼레이션 사이에 리프레시가 행해진 경우의 파형의일례를 나타낸 도면,

도 11은 어레이 동작 완료를 내부에서 자동으로 실행한 경우의 동작을 설명하기 위한 동작 파형도,

도 12는 메모리의 액세스 시간에 대하여 설명하기 위한 동작 파형도.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기억 장치 2 : 입력 단자 그룹

3 : 단자 4 : 단자 그룹

6 : 단자 그룹 8 : 단자 그룹

10 : 전원 단자 12 : 접지 단자

14 : 모드 제어 회로 16 : 리프레시 트리거 발생 회로

22 : 제어 블록 발생 회로 24 : 컬럼 어드레스 버퍼

25 : 로우 어드레스 버퍼 26 : 로우 디코더

28 : 컬럼 디코더 30 : 센스 앰프대

32 : 메모리 셀 어레이 42 : 제어 신호 입력 버퍼

44 : 컬럼계 제어 회로 46 : 로우계 제어 회로

52 : 경합 처리 회로 54, 74, 106, 108 : AND 회로

56~60, 72, 82, 88 : 지연 회로 62 : 선택기

64, 66 : 유지 회로 68 : 제어 회로

84, 90, 104 : 인버터 86, 92, 94, 96 : NAND 회로

110 : OR 회로 BL, ZBL : 비트선

CSG : 컬럼 선택 게이트 IBL, IBU : 입력 버퍼

MC : 메모리 셀 MQ : 커패시터

MT : 트랜지스터 OBL, OBU : 출력 버퍼

WL~WLn : 워드선

본 발명은, 요약하면, 테스트 모드와 통상 모드를 동작 모드로서 갖는 반도체 기억 장치로서, 메모리 어레이와, 복수의 워드선과, 행 디코딩 회로와, 복수의 비트선쌍과, 센스 앰프 회로와, 타이밍 제어 회로를 구비한다.

메모리 어레이는 행렬 형상으로 배치된 복수의 메모리 셀을 포함한다. 복수의 워드선은 메모리 셀의 행을 선택한다. 행 디코딩 회로는 복수의 워드선 중에서 어드레스 신호에 대응하는 워드선을 워드선 활성화 신호에 따라 활성화한다.

복수의 비트선쌍은 메모리 셀의 열에 대응하여 마련된다. 센스 앰프 회로는 복수의 비트선쌍 상에 판독된 복수의 메모리 셀의 유지 데이터를 센스 앰프 활성화 신호에 따라 증폭한다.

타이밍 제어 회로는, 통상 모드 시에는, 외부 제어 신호에 따라 워드선 활성화 신호와 센스 앰프 활성화 신호를 출력하고, 테스트 모드 시에는, 외부로부터 인가되는 타이밍 테스트 신호에 따라 워드선 활성화 신호와 센스 앰프 활성화 신호의 위상 관계를 통상 모드 시와는 다른 위상 관계로서 출력한다.

따라서, 본 발명의 주된 이점은 통상 동작시에는 동작 마진을 확인할 수 없는 워드선 활성화/비활성화, 센스 앰프 활성화/비활성화의 타이밍 마진을 평가할 수 있는 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하에서, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.

도 1은 본 발명의 실시예에 따른 반도체 기억 장치(1)의 구성을 나타내는 개략 블록도이다.

도 1을 참조하면, 반도체 기억 장치(1)는 제어 신호 /CE, /OE, /WE, /LB, /UB를 수신하는 입력 단자 그룹(2)과, 데이터 신호 DQ0∼DQ7이 입출력되는 단자 그룹(4)과, 데이터 신호 DQ8∼DQ15가 입출력되는 단자 그룹(6)과, 어드레스 신호 A0∼An이 입력되는 단자 그룹(8)과, 전원 전위 VCC가 인가되는 전원 단자(10)와, 접지 전압 GND가 인가되는 접지 단자(12)를 포함한다.

제어 신호 /CE는 반도체 기억 장치(1)를 외부로부터 액세스할 때에 선택하기 위한 칩 인에이블 신호이다. 제어 신호 /OE는 반도체 기억 장치(1)를 판독 모드로 설정하고, 또한, 출력 버퍼를 활성화시키는 출력 인에이블 신호이다. 제어 신호 /WE는 반도체 기억 장치(1)를 기록 모드로 설정하는 기록 인에이블 신호이다. 제어 신호 /LB는 하위(1ower bit) 측의 데이터 단자 그룹(4)에서 데이터를 입출력하는 것을 선택하기 위한 신호이다. 제어 신호 /UB는 상위(upper bit) 측의 데이터단자 그룹(6)에서 데이터를 입출력하는 것을 선택하기 위한 신호이다.

반도체 기억 장치(1)는 외부로부터 타이밍 테스트 신호 EXTSIG를 입력하는 단자(3)를 더 포함한다. 타이밍 테스트 신호 EXTSIG는 테스트 모드에서 내부의 로우계 제어 신호의 활성화/비활성화의 타이밍을 외부로부터 변경하는 지시를 인가하기 위한 신호이다. 내부의 로우계 제어 신호의 활성화/비활성화의 타이밍을 변화시킴으로써, 어레이의 동작 마진을 평가할 수 있다.

반도체 기억 장치(1)는 어드레스 신호 A0∼An 및 제어 신호 /CE, /OE, /WE, /LB, /UB에 따라 동작 모드를 검지하여, 리프레시 정지 신호 /RSTOP 및 테스트 신호 TEST를 출력하는 모드 제어 회로(14)와, 리프레시 정지 신호 /RSTOP에 따라 소정 간격으로 리프레시 트리거 신호 REFCYC를 출력하는 리프레시 트리거 발생 회로(16)를 더 포함한다.

반도체 기억 장치(1)는 입력 단자 그룹(2)으로부터 인가되는 신호, 리프레시 트리거 신호 REFCYC, 타이밍 테스트 신호 EXTSIG 및 테스트 신호 TEST에 따라서, 소정의 동작 모드에 상당하는 제어 클럭을 각 블록에 대하여 출력하는 제어 클럭 발생 회로(22)를 더 구비한다.

반도체 기억 장치(1)는 제어 클럭 발생 회로(22)의 출력에 따라 어드레스 신호 A0∼Am(m은 n보다 작은 자연수)을 수신하여 내부에 전달하는 컬럼 어드레스 버퍼(24)와, 제어 클럭 발생 회로(22)의 출력에 따라 어드레스 신호 Am+1∼An을 수신하여 내부에 전달하는 로우 어드레스 버퍼(25)를 더 포함한다.

반도체 기억 장치(1)는 로우 어드레스 버퍼(25)가 출력하는 내부 어드레스신호 IAm+1∼IAn을 제어 클럭 발생 회로(22)의 출력에 따라 수신하여 워드선 WL을 선택하는 로우 디코더(26)와, 컬럼 어드레스 버퍼(24)가 출력하는 내부 어드레스 신호 IA0∼IAm을 제어 클럭 발생 회로(22)의 출력에 따라 수신하여 비트선 BL을 선택하는 컬럼 디코더(28)와, 행렬 형상으로 배치되는 메모리 셀 MC를 포함하는 메모리 셀 어레이(32)와, 메모리 셀 어레이(32)로부터의 출력을 증폭하여 판독하는 센스 앰프대(30)를 더 포함한다. 센스 앰프대(30)는 도시하지 않지만 복수의 센스 앰프와 복수의 입출력 회로를 포함하고 있다. 센스 앰프대(30)는 비트선 BL, ZBL당 하나의 이퀄라이징 회로 BEQ와, 센스 앰프 SAK와, 컬럼 선택 게이트 CSG를 포함한다. 이들 구성은 도 9에 도시한 것과 마찬가지이므로 설명은 반복하지 않는다.

또, 도 1에서는, 메모리 셀 어레이(32)가 포함하는 복수의 메모리 셀 MC 중 워드선 WL, 비트선 BL, 메모리 셀 MC를 대표적으로 하나씩 나타내고 있다.

반도체 기억 장치(1)는 제어 클럭 발생 회로(22)가 출력하는 하위 제어 신호 LC에 따라 단자 그룹(4)으로부터 데이터 신호 DQ0∼DQ7을 수신하여 센스 앰프대(30)에 전달하는 하위측 입력 버퍼 IBL과, 제어 신호 LC에 따라 센스 앰프대(30)로부터 신호를 수신하여 단자 그룹(4)에 데이터 신호를 출력하는 하위측 출력 버퍼 OBL과, 제어 클럭 발생 회로(22)가 출력하는 상위 제어 신호 UC에 따라 단자 그룹(6)으로부터 데이터 신호 DQ8∼DQ15를 수신하여 센스 앰프대(30)에 전달하는 상위측 입력 버퍼 IBU와, 제어 신호 UC에 따라 센스 앰프대(30)로부터 판독된 데이터를 단자 그룹(6)에 출력하는 상위측 출력 버퍼 OBU를 더 포함한다.

일반적으로, 스태틱 랜덤 액세스 메모리(SRAM)는 외부로부터 인가되는 신호의 제어가 간단하다. 그러나, 메모리 셀 MC를 고밀도로 집적화하기 위해서는 다이나믹 랜덤 액세스 메모리(DRAM)의 메모리 셀쪽이 비용면에서 우수하다. 단, DRAM은 메모리 셀에 축적된 전하에 의해 정보를 유지하기 때문에, 일정 기간마다 리프레시 동작을 행하게 해야 하므로 제어는 복잡해진다.

도 1에 나타낸 반도체 기억 장치(1)는 외부로부터 인가되는 신호가 SRAM과 마찬가지인 어드레스 신호 및 제어 신호이다. 즉, 외부로부터 인가되는 제어는 SRAM과 마찬가지로 간단하게, 또한, 내부에 이용하는 메모리 셀은 DRAM과 마찬가지인 메모리 셀을 이용함으로써 대용량이고, 또한 제어가 간단한 반도체 메모리를 실현하고 있다.

그러나, DRAM의 메모리 셀은 일정 기간 이상 액세스가 없으면 리프레시가 필요하게 된다. 그래서, 액세스가 발생하지 않은 시간에 리프레시 트리거 발생 회로(16)가 신호 REFCYC에 의해 제어 클럭 발생 회로(22)에 리프레시 동작을 지시하고 있다.

도 2는 도 1에서의 제어 클럭 발생 회로(22)의 구성을 나타낸 블록도이다.

도 2를 참조하면, 제어 클럭 발생 회로(22)는 제어 신호 /CE, /OE, /WE, /UB, /LB 및 타이밍 테스트 신호 EXTSIG를 외부로부터 수신하여 내부 신호 INTOE, INTWE, INTUB, INTLB 및 INTSIG를 출력하는 제어 신호 입력 버퍼(42)와, 내부 신호 INTOE, INTWE에 따라 컬럼계 제어 신호를 출력하는 컬럼계 제어 회로(44)와, 내부 신호 INTOE, INTWE, INTSIG 및 리프레시 트리거 신호 ZREFCYC, 테스트 신호 TEST에 따라 신호 RXT, S0N, …, RADE 등의 로우계 제어 신호를 출력하는 로우계 제어 회로(46)를 포함한다. 신호 RXT는 워드선의 활성화의 타이밍을 결정하는 신호이며, 신호 S0N은 센스 앰프의 활성화 타이밍을 결정하는 신호이고, 신호 RADE는 로우 어드레스의 디코딩 타이밍을 결정하는 신호이다.

도 3은 도 2에서의 로우계 제어 회로(46)의 구성을 나타낸 블록도이다. 도 3을 참조하면, 로우계 제어 회로(46)는 내부 신호 INTOE, INTWE 및 리프레시 트리거 신호 ZREFCYC를 수신하여 리프레시 동작과 판독 기록 동작의 경합 처리를 실행하는 경합 처리 회로(52)를 포함한다. 경합 처리 회로(52)는 리프레시의 개시를 나타내는 원샷 펄스 신호(one-shot pulse signal)인 신호 ZREFS와, 판독 동작 개시를 나타내는 원샷 펄스 신호인 신호 ZRASRS와, 기록 동작 개시를 나타내는 원샷 펄스 신호인 신호 ZRASWS를 출력한다. 외부로부터의 판독, 기록 동작의 트리거 신호에 의해 발생하는 내부 신호 INTOE, INTWE와 리프레시 트리거 신호 ZREFCYC가 경합했을 때에는, 경합 처리 회로(52)는 판독이나 기록 동작에 의한 액세스가 종료할 때까지 기다리고 나서, 그 리프레시 트리거 신호 ZREFCYC에 따른 리프레시의 개시를 나타내는 신호 ZREFS를 출력한다.

로우계 제어 회로(46)는 신호 ZREFS, ZRASRS, ZRASWS를 수신하여 신호 ZRXTS를 출력하는 3 입력의 AND 회로(54)와, 신호 ZRXTS에 따라 신호 RADE 등의 로우계 제어 신호를 출력하는 제어 회로(68)를 더 포함한다.

로우계 제어 회로(46)는 신호 ZRXTS를 수신하여 신호 ZS0S를 출력하는 상승 지연 회로(56)와, 신호 ZS0S를 수신하여 신호 ZRXTRST를 출력하는 상승 지연 회로(58)와, 신호 ZRXTRST를 수신하여 신호 ZS0RST를 출력하는 상승 지연 회로(60)를 더 포함한다. 상승 지연 회로(56∼60)는 입력된 신호 파형의 상승 에지를 지연시킨다. 상승 지연 회로(56∼60)에 의해 지연된 에지는 워드선 활성화 신호 RXT 및 센스 앰프 활성화 신호 S0N의 활성화/비활성화의 기준 시각을 나타낸다.

로우계 제어 회로(46)는 테스트 신호 TEST에 따라 신호 INTSIG, ZRXTRST 중 어느 한쪽을 신호 ZRXTRSTD로서 출력하는 선택기(62)와, 신호 ZRXTS를 A 입력에 수신하고, 신호 ZRXTRSTD를 B 입력에 수신하여 출력 노드 OUT로부터 신호 RXT를 출력하는 유지 회로(64)와, 신호 ZS0S를 A 입력에 수신하고, 신호 ZS0RST를 B 입력에 수신하여 출력 노드 OUT로부터 신호 S0N을 출력하는 유지 회로(66)를 더 포함한다. 유지 회로(64, 66)는 후에 설명하듯이, 각각이 내부에 플립플롭을 포함하여, 신호 RXT와 신호 S0N의 활성화/비활성화 상태를 각각 유지하고 있다.

도 4는 도 3에서의 상승 지연 회로(56)의 구성을 나타낸 회로도이다.

도 4를 참조하면, 상승 지연 회로(56)는 입력 노드 IN에 입력된 신호를 지연시키는 지연 회로(72)와, 입력 노드 IN에 인가되는 신호와 지연 회로(72)의 출력을 수신하여 상승 지연 회로(56)의 출력 신호 OUT를 출력하는 AND 회로(74)를 포함한다.

또, 도 3에서의 상승 지연 회로(58, 60)는 상승 지연 회로(56)와 마찬가지의 구성을 갖고 있으므로, 설명은 반복하지 않는다. 단, 각 지연 회로에서의 지연 회로(72)의 지연 시간은 반드시 같은 값이 아니라 필요에 따라 상이한 지연 시간으로 설정된다.

도 5는 도 3에서의 유지 회로(64)의 구성을 나타낸 회로도이다.

도 5를 참조하면, 유지 회로(64)는 입력 노드 A에 인가된 신호를 지연시키는 지연 회로(82)와, 지연 회로(82)의 출력을 수신하여 반전하는 인버터(84)와, 입력 노드 A에 인가된 신호와 인버터(84)의 출력을 수신하는 NAND 회로(86)를 포함한다. 지연 회로(82), 인버터(84), NAND 회로(86)는 입력 노드 A에 인가된 신호의 상승 에지에 따라 펄스를 발생시킨다.

유지 회로(64)는 입력 노드 B에 인가된 신호를 지연시키는 지연 회로(88)와, 지연 회로(88)의 출력을 수신하여 반전하는 인버터(90)와, 입력 노드 B에 인가된 신호와 인버터(90)의 출력을 수신하는 NAND 회로(92)를 더 포함한다. 지연 회로(88), 인버터(90), NAND 회로(92)는 입력 노드 B에 인가된 신호의 상승 에지에 따라 펄스를 발생시킨다.

유지 회로(64)는 NAND 회로(86)의 출력을 한 쪽 입력에 수신하는 NAND 회로(94)와, NAND 회로(94, 92)의 출력을 수신하는 NAND 회로(96)를 더 포함한다. NAND 회로(96)는 출력 노드 OUT로부터 유지 회로(64)의 출력 신호를 출력한다. NAND 회로(96)의 출력은 NAND 회로(94)의 다른 쪽 입력에 인가된다. NAND 회로(94, 96)는 플립플롭을 구성하여, 출력 노드 OUT로부터 출력하는 신호의 상태를 유지하고 있다.

또, 도 3에서의 유지 회로(66)는 유지 회로(64)와 마찬가지의 구성을 갖고 있으므로 설명은 반복하지 않는다.

도 6은 도 3에서의 선택기(62)의 구성을 나타낸 회로도이다.

도 6을 참조하면, 선택기(62)는 테스트 신호 TEST를 수신하여 반전하는 인버터(104)와, 테스트 신호 TEST와 신호 INTSIG를 수신하는 AND 회로(106)와, 인버터(104)의 출력과 신호 ZRXTRST를 수신하는 AND 회로(108)와, AND 회로(106, 108)의 출력을 수신하여 신호 ZRXTRSTD를 출력하는 OR 회로(110)를 포함한다.

선택기(62)는 테스트 신호 TEST가 L 레벨인 통상 동작의 경우에는, 신호 ZRXTRST를 신호 ZRXTRSTD로서 출력한다.

한편, 선택기(62)는 테스트 신호 TEST가 H 레벨인 테스트 모드 시에는, 신호 INTSIG를 신호 ZRXTRSTD로서 출력한다.

도 7은 반도체 기억 장치(1)의 통상 시의 어레이 동작과 테스트 시의 어레이 동작을 설명하기 위한 동작 파형도이다.

도 3, 도 7을 참조하면, 통상 동작 시에는 테스트 신호 TEST는 L 레벨로 설정되어 있다. 이 경우 외부로부터 인가되는 신호에 따라 신호 ZRASRS가 시각 t1에서 L 레벨로 하강하고, 따라서 신호 ZRXTS, ZS0S, ZRXTRST, ZRXTRSTD가 H 레벨에서 L 레벨로 하강한다. 또한, 신호 ZRXTRST의 하강에 따라 신호 ZS0RST도 H 레벨에서 L 레벨로 하강한다.

계속해서, 시각 t2에서, 원샷 펄스인 신호 ZRASRS가 H 레벨로 상승함에 따라 신호 ZRXTS가 L 레벨에서 H 레벨로 상승한다. 그러면, 유지 회로(64)가 활성화 상태로 설정되므로, 신호 RXT가 L 레벨에서 H 레벨로 상승되어 워드선이 활성화된다.

계속해서, 시각 t2로부터 상승 지연 회로(56)에 의해 정해지는 지연 시간 후인 시각 t3에서 신호 ZS0S가 L 레벨에서 H 레벨로 상승한다. 그러면 유지 회로(66)가 활성화 상태로 설정되어 센스 앰프를 활성화하는 신호 S0N이 L 레벨에서 H 레벨로 상승한다.

계속해서, 시각 t3으로부터 상승 지연 회로(58)에 의해 정해지는 지연 시간 후인 시각 t4에서 신호 ZRXTRST가 L 레벨에서 H 레벨로 상승한다. 테스트 신호 TEST는 L 레벨이므로 선택기(62)는 신호 ZRXTRSTD로서 신호 ZRXTRST를 출력한다. 따라서, 예컨대 외부로부터 인가되는 타이밍 테스트 신호 EXTSIG가 변화되었다고 해도 신호 ZRXTRSTD에는 영향을 주지는 않는다.

계속해서, 시각 t4로부터 상승 지연 회로(60)에 의해 정해지는 지연 시간 후인 시각 t5에서 신호 ZSORST가 L 레벨에서 H 레벨로 상승한다. 그러면, 신호 S0N이 H 레벨에서 L 레벨로 떨어지므로, 센스 앰프가 비활성화된다.

여기서, 센스 앰프가 활성화되는 시각 t3으로부터 워드선이 비활성화되는 시각 t4까지의 시간 T1에 어느 만큼 여유가 있는지를 테스트 모드에서 조사하는 경우에 대하여 설명한다.

테스트 모드에 돌입하면, 도 1의 모드 제어 회로(14)에 의해 테스트 신호 TEST는 H 레벨로 설정된다.

시각 t11에서, 신호 ZRASRS가 H 레벨에서 L 레벨로 하강하면 시각 t1에서의 경우와 마찬가지로 신호 ZRXTS, ZS0S, ZRXTRST, ZRXTRSTD 및 ZS0RST가 H 레벨에서 L 레벨로 하강한다.

시각 t12에서 신호 ZRASRS가 L 레벨에서 H 레벨로 상승하면, 시각 t12에서의 신호 ZRXTS가 L 레벨에서 H 레벨로 상승함에 따라 유지 회로(64)가 활성화 상태로 설정되므로 신호 RXT가 L 레벨에서 H 레벨로 상승하여, 워드선이 활성화된다.

그리고 시간 t2로부터 시간 t3에 나타낸 경우와 마찬가지로 신호 ZS0S, S0N이 변화된다.

다음으로, 시각 t14에서 외부로부터 인가되는 신호 EXTSIG를 L 레벨에서 H 레벨로 상승시키면, 선택기(62)는 테스트 모드에서의 이 신호를 신호 ZRXTRSTD로서 출력하기 때문에, 시각 t14에서 타이밍 테스트 신호 EXTSIG에 따라 워드선 WL을 비활성화시킬 수 있다.

계속해서, 시각 t15에서 신호 ZRXTRST가 L 레벨에서 H 레벨로 상승함에 따라 신호 ZS0RST 및 신호 S0N이 변화된다.

이와 같이, 외부로부터 인가되는 신호 EXTSIG의 상승 타이밍을 변화시킴으로써, 센스 앰프를 활성화시키고 나서 워드선을 비활성화시키기까지의 시간을, T1에서 T2로 변화시킬 수 있다. 따라서, 정상으로 판독 동작이 행해질 수 있는 한계를 파악할 수 있으므로, 어레이의 판독 마진 및 저장 마진을 용이하게 평가할 수 있다.

또, 본 실시예에서는, 도 3에서의 신호 ZRXTRST가 변화되는 타이밍을 외부로부터 인가되는 신호에 의해 치환하도록 선택기(62)를 마련했다. 마찬가지로 신호 ZRXTS, ZS0S, ZS0RST의 전달 경로와 마찬가지의 선택기를 마련함으로써, 외부로부터 인가되는 신호에 따라 센스 앰프의 리셋 마진, 센스 앰프의 센스 마진 등의 평가도 용이하게 할 수 있게 된다.

본 발명에 따른 반도체 기억 장치는 통상 동작 시에는 동작 마진을 확인할 수 없는 워드선 활성화/비활성화, 센스 앰프 활성화/비활성화의 타이밍의 마진을 평가할 수 있다.

이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

테스트 모드와 통상 모드를 동작 모드로서 갖는 반도체 기억 장치에 있어서,

행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 어레이와,

상기 메모리 셀의 행을 선택하는 복수의 워드선과,

상기 복수의 워드선 중에서 어드레스 신호에 대응하는 워드선을 워드선 활성화 신호에 따라 활성화하는 행 디코딩 회로와,

상기 메모리 셀의 열에 대응하여 마련되는 복수의 비트선쌍과,

상기 복수의 비트선쌍 상에 판독된 상기 복수의 메모리 셀의 유지 데이터를 센스 앰프 활성화 신호에 따라 증폭하는 센스 앰프 회로와,

상기 통상 모드 시에는, 외부 제어 신호에 따라 상기 워드선 활성화 신호와 상기 센스 앰프 활성화 신호를 출력하고, 상기 테스트 모드 시에는, 외부로부터 인가되는 타이밍 테스트 신호에 따라 상기 워드선 활성화 신호와 상기 센스 앰프 활성화 신호의 위상 관계를 상기 통상 모드 시와는 다른 위상 관계로 하여 출력하는 타이밍 제어 회로

를 구비하는 반도체 기억 장치.
제 1 항에 있어서,

상기 타이밍 제어 회로는,

상기 워드선 활성화 신호와 상기 센스 앰프 활성화 신호의 타이밍 기준이 되고, 제 1 논리값에서 제 2 논리값으로 천이하는 기준 에지를 갖는 내부 제어 신호를 상기 외부 제어 신호에 따라 출력하는 처리 회로와,

상기 기준 에지를 제 1, 제 2, 제 3 지연 시간만큼 지연시킨 에지를 각각 갖는 제 1, 제 2, 제 3 지연 신호를 출력하는 지연부와,

상기 제 1, 제 3 지연 신호에 따라 상기 센스 앰프 활성화 신호를 각각 활성화, 비활성화하는 제 1 신호 발생 회로와,

상기 통상 모드 시에는, 상기 내부 제어 신호, 상기 제 2 지연 신호에 따라 상기 워드선 활성화 신호를 각각 활성화, 비활성화하고, 상기 테스트 모드 시에는, 상기 내부 제어 신호, 상기 타이밍 테스트 신호에 따라 상기 워드선 활성화 신호를 각각 활성화, 비활성화하는 제 2 신호 발생 회로

를 포함하는 반도체 기억 장치.
제 2 항에 있어서,

상기 제 2 신호 발생 회로는,

상기 제 2 지연 신호 및 상기 타이밍 테스트 신호를 수신하여, 상기 통상 모드 시에는 상기 제 2 지연 신호를 출력하고, 상기 테스트 모드 시에는 상기 타이밍 테스트 신호를 출력하는 선택기 회로와,

상기 내부 제어 신호에 따라 상기 워드선 활성화 신호를 활성화 상태로 유지하고, 상기 선택기 회로의 출력에 따라 상기 워드선 활성화 신호를 비활성화 상태로 유지하는 유지 회로

를 포함하는 반도체 기억 장치.