KR100543911B1 - 반도체 테스트 회로 - Google Patents

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KR100543911B1
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Abstract

본 발명의 반도체 테스트 회로는, 웨이퍼 상에서 테스트 모드의 추가 입력신호 패드를 이용, 워드 라인으로부터 일정 시간 동안 센스 앰프 인에이블 시간을 순차적으로 스캔하여 적절한 센스 앰프 인에이블 시간을 테스트할 수 있는 반도체 테스트 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부 장치로부터 명령 및 어드레스 신호를 입력받아 로계 인에이블 제어 신호를 생성하고, 외부 패드로부터 센스 앰프 인에이블 시간을 스캔할 수 있는 센스 앰프 스캔 인에이블 신호를 입력받아 지연하며, 상기 명령 및 어드레스 신호의 코딩을 통하여 테스트 모드 신호를 생성하는 입력 버퍼 및 명령 디코더; 상기 뱅크 액티브 명령에 의해 로계 인에이블 제어 신호를 생성하는 로 제어 회로; 상기 테스트 모드 신호를 입력받아 테스트 모드 제어 신호를 생성하는 테스트 모드 디코더; 및 상기 센스 앰프 스캔 인에이블 신호의 지연 신호 및 상기 로계 인에이블 제어 신호를 입력받고, 이들 신호에 의해 센스 앰프 인에이블 신호를 생성하는 센스 앰프 인에이블 시간 제어 회로를 포함한다.
센스 앰프, 메모리, 테스트 모드

Description

반도체 테스트 회로{SEMICONDUCTOR TEST CIRCUIT}
도 1은 종래의 센스 앰프 인에이블 시간 제어 시스템을 나타낸 블록도,
도 2는 종래의 센스 앰프 인에이블 시간 제어 시스템 내에 장착된 센스 앰프 인에이블 시간 제어 회로를 나타낸 예시도,
도 3은 종래의 센스 앰프 인에이블 시간 제어 회로 내에 장착된 시간 지연 유닛을 나타낸 회로도이고,
도 4는 종래의 센스 앰프 인에이블 시간 시스템 내에 장착된 복수개의 SAC(Sense Amp Control) 및 복수개의 메모리 어레이를 나타낸 회로도,
도 5a 및 도 5b는 종래의 센스 앰프 인에이블 시간 제어 시스템의 동작을 나타낸 타이밍도,
도 6은 본 발명의 일 실시예에 의한 반도체 테스트 회로를 나타낸 블록도,
도 7은 본 발명의 일 실시예에 의한 반도체 테스트 회로 내에 장착된 센스 앰프 인에이블 시간 제어 회로를 나타낸 예시도,
도 8은 본 발명의 일 실시예에 의한 반도체 테스트 회로 내에 장착된 입력 버퍼 및 명령 디코더를 나타낸 예시도,
도 9는 본 발명의 일 실시예에 의한 반도체 테스트 회로의 동작을 나타낸 타 이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
610 : 입력 버퍼 및 명령 디코더 621 : 로 어드레스 래치
622 : 칼럼 어드레스 래치 623 : 로 프리디코더
624 : 칼럼 프리디코더 631a~631d : 복수개의 로 디코더
632 : 칼럼 디코더 640 : 로 제어 회로
650 : 테스트 모드 디코더 660 : 센스 앰프 인에이블 시간 제어 회로
671a~671f : SAC 672a~672f : 센스 앰프
673a~673d : 메모리 어레이
본 발명은 반도체 테스트 회로에 관한 것으로, 특히, DRAM의 동작에서 워드 라인 활성화 후 센스 앰프의 적절한 인에이블 시점을 테스트하기 위한 회로로서, 웨이퍼 레벨에서의 설계 수정 없이 내부 테스트 모드와 외부 패드의 신호를 이용하여 정확한 센스 앰프의 인에이블 시점을 테스트로 찾을 수 있으며, 공정 초기의 변화에 대응하여 적당한 센스 앰프 인에이블 시점을 찾아 설계를 변경할 수 있어 DRAM의 특성에 적합한 지연 시간(tRCD)을 구현할 수 있는 반도체 테스트 회로에 관 한 것이다.
도 1은 종래의 센스 앰프 인에이블 시간 제어 시스템을 나타낸 블록도로서, 이러한 종래의 센스 앰프 인에이블 시간 제어 시스템은, 외부 장치로부터 명령 및 어드레스 신호를 입력받아 DRAM의 동작을 위한 복수개의 신호를 생성하는 입력 버퍼 및 명령 디코더(110); 입력 버퍼 및 명령 디코더(110)로부터 입력된 어드레스(A(0~i)) 및 뱅크 액티브 명령(BA)에 의해 로(row) 어드레스를 래치하는 로 어드레스 래치(121); 입력 버퍼 및 명령 디코더(110)로부터 입력된 읽기/쓰기 명령 및 어드레스(A(0~i))에 의해 칼럼 어드레스를 래치하는 칼럼 어드레스 래치(122); 로 어드레스 래치(121)의 출력인 로 어드레스(AX(0~i))를 프리디코딩(predecoding)하는 로 프리디코더(123); 칼럼 어드레스 래치(122)의 출력인 칼럼 어드레스(AY(0~i))를 프리디코딩(predecoding)하는 칼럼 프리디코더(124); 로 프리디코더(123)의 출력 신호의 제어에 따라 특정의 로(워드 라인)를 선택하는 복수개의 로 디코더(131a~131d); 칼럼 프리디코더(124)의 출력 신호의 제어에 따라 특정의 칼럼(비트 라인)을 선택하는 칼럼 디코더(132); 입력 버퍼 및 명령 디코더(110)로부터 입력된 뱅크 액티브 명령(BA)에 의해 로계 인에이블 제어 신호(XED)를 생성하는 로 제어 회로(140); 로 제어 회로(140)로부터 로계 인에이블 제어 신호(XED)를 입력받아 센스 앰프 인에이블 신호(SAEN)를 생성하는 센스 앰프 인에이블 시간 제어 회로(150); 센스 앰프 인에이블 시간 제어 회로(150)의 출력 신호에 따라 각각 복수개의 센스 앰프(162a~162f)를 제어하는 복수개의 SAC(Sense Amp Control)(161a~161f); 복수개의 SAC(Sense Amp Control)(161a~161f)의 제어에 따라 동작하는 복수개의 센스 앰프(162a~162f); 및 복수개의 메모리 셀을 내부에 구비하고, 로 디코더(131a~131d) 및 칼럼 디코더(132)의 라인 활성화에 따라 데이터를 저장/출력하는 복수개의 메모리 어레이(163a~163d)를 포함한다.
도 2는 종래의 센스 앰프 인에이블 시간 제어 시스템 내에 장착된 센스 앰프 인에이블 시간 제어 회로(150)를 나타낸 예시도로서, 이러한 종래의 센스 앰프 인에이블 시간 제어 회로(150)는, 로계 인에이블 제어 신호(XED)를 입력받아 반전하는 제1 인버터(210); 제1 인버터(210)의 출력 신호를 입력받아 지연시킨 후 출력하는 시간 지연 유닛(220); 및 시간 지연 유닛(220)의 출력 신호를 입력받아 반전하는 제2 인버터(230)를 포함한다. 또한, 도 3은 종래의 센스 앰프 인에이블 시간 제어 회로(150) 내에 장착된 시간 지연 유닛(220)을 나타낸 회로도이고, 도 4는 종래의 센스 앰프 인에이블 시간 시스템 내에 장착된 복수개의 SAC(Sense Amp Control)(161a~161f) 및 복수개의 메모리 어레이(163a~163d)를 나타낸 회로도이다.
도 5a 및 도 5b는 종래의 센스 앰프 인에이블 시간 제어 시스템의 동작을 나타낸 타이밍도로서, 이를 참조하여 종래의 센스 앰프 인에이블 시간 제어 시스템의 동작에 관하여 설명하면 다음과 같다.
외부 명령 중 액티브 명령(ACT)이 입력되면, 명령 디코더(110)에 의해 뱅크 액티브 명령(BA)이 생성되고, 로 어드레스 래치(121)는 이러한 뱅크 액티브 명령(BA) 및 어드레스(A(0~i))를 래치하여 로 어드레스(AX(0~i))를 발생시킨다. 로 프리디코더(123)는 로 어드레스(AX(0~i))를 입력으로 하여 블록 로 어드레스와 프 리디코딩된 어드레스를 생성하고, 로 디코더(131a~131d)는 프리디코딩된 어드레스와 블록 로 어드레스로부터 특정 로(워드 라인)를 활성화시킨다. 선택된 워드 라인에 연결된 다수 메모리 셀 정보가 일정 시간(T1) 동안 각각 다수의 비트 라인에 실려 이 시간동안 비트 라인 쌍(BL과 /BL) 간에는 ΔV1BL만큼의 전압차가 발생한다. 그리고, 이러한 일정 시간(T1)은 워드 라인이 활성화되고 나서 센스 앰프(162a~162f)가 액티브될 때 까지의 시간으로 도 2 및 도 3에 도시된 시간 지연 유닛(220)에 의해 결정되며, 이 시간(T1) 동안 비트 라인 쌍(BL과 /BL) 간의 전압차는 센스 앰프(162a~162f)가 감지 가능한 레벨이 되어야 한다. 워드 라인이 로 제어 회로(140)의 출력인 로계 인에이블 제어 신호(XED)를 받아 일정 시간(T1) 만큼 지연된 센스 앰프 인에이블 신호(SAEN)가 제2 논리 단계(High)가 되면 도 4의 센스 앰프 제어 회로의 출력 신호(SAP 및 SAN)가 제2 논리 단계(High)가 되고, 도 4의 센스 앰프 드라이버가 인에이블되어 한 드레인 단자의 전압(CSP)은 전원 전압(VDD)으로 상승하고, 다른 한 드레인 단자의 전압(CSN)은 접지 레벨이 된다. 이러한 방식으로 복수개의 센스 앰프에 파워가 공급되고 복수개의 비트 라인 센싱이 시작된다.
그러나, 상술한 종래의 센스 앰프 인에이블 시간 제어 시스템에 있어서, 이러한 일정 시간(T1)의 적절한 조정은 DRAM의 읽기 동작 시 매우 중요하고, 특히, 지연 시간(tRCD)과 매우 관련이 깊음에도 불구하고, 정확한 일정 시간(T1)의 적절한 조정이 어려우므로, 일정 시간(T1)의 설정이 너무 짧게 되어 읽기 동작 시 센스 앰프(162a~162f)의 오동작에 의하여 데이터 패일(Data Fail)을 유발하거나, 일정 시간(T1)의 설정이 너무 길게 되어 지연 시간(tRCD) 특성을 악화시키는 문제점이 있다. 즉, 도 5b에 도시된 바와 같이 정상적인 레벨보다 작은 ΔV2BL가 되어 읽기 동작 시 불량을 유발하는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 웨이퍼 상에서 테스트 모드의 추가 입력신호 패드를 이용, 워드 라인으로부터 일정 시간 동안 센스 앰프 인에이블 시간을 순차적으로 스캔하여 적절한 센스 앰프 인에이블 시간을 테스트할 수 있는 반도체 테스트 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체 테스트 회로는, 워드라인에 의해 선택되는 복수의 메모리 셀로 이루어진 메모리 어레이와, 외부 장치로부터 명령 및 어드레스 신호를 입력받아 센스 앰프의 인에이블 시점을 테스트하기 위한 테스트 모드 신호를 생성하고, 상기 명령 및 어드레스 신호에 따라 상기 워드라인을 활성화시키는 뱅크 액티브 명령을 생성하며, 외부 패드를 통해 상기 뱅크 액티브 명령에 따라 활성화된 워드라인으로 부터 일정 시간 동안 상기 센스 앰프의 인에이블 시간을 순차적으로 스캔한 제1 센스 앰프 스캔 인에이블 신호를 입력받아 지연시켜 제2 센스 앰프 스캔 인에이블 신호를 출력하는 입력 버퍼 및 명령 디코더와, 상기 입력 버퍼 및 명령 디코더로부터 출력되는 상기 뱅크 액티브 명령에 따라 제1 로계 인에이블 제어 신호를 생성하는 로 제어 회로와, 상기 입력 버퍼 및 명령 디코더로부터 출력되는 상기 테스트 모드 신호를 입력받아 테스트 모드 제어 신호를 생성하는 테스트 모드 디코더와, 상기 테스트 모드 디코더로부터 입력되는 상기 테스트 모드 제어 신호에 따라 상기 입력 버퍼 및 명령 디코더로부터 입력되는 상기 제2 센스 앰프 스캔 인에이블 신호를 출력하거나, 상기 로 제어 회로부터 입력되는 상기 제1 로계 인에이블 제어 신호를 지연시켜 제2 로계 인에이블 제어 신호를 출력하여 센스 앰프 인에이블 신호를 생성하는 센스 앰프 인에이블 시간 제어 회로를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 6은 본 발명의 일 실시예에 의한 반도체 테스트 회로를 나타낸 블록도로서, 이러한 본 발명의 반도체 테스트 회로는, 입력 버퍼 및 명령 디코더(610), 로 어드레스 래치(621), 칼럼 어드레스 래치(622), 로 프리디코더(623), 칼럼 프리디코더(624), 복수개의 로 디코더(631a~631d), 칼럼 디코더(632), 로 제어 회로(640), 테스트 모드 디코더(650), 센스 앰프 인에이블 시간 제어 회로(660), 복수개의 SAC(Sense Amp Control)(671a~671f), 복수개의 센스 앰프(672a~672f), 및 복수개의 메모리 어레이(673a~673d)를 포함한다.
입력 버퍼 및 명령 디코더(610)는, 외부 장치로부터 명령 및 어드레스 신호를 입력받아 DRAM의 동작을 위한 복수개의 신호를 생성하고, 외부 패드로부터 센스 앰프 인에이블 시간을 스캔할 수 있는 센스 앰프 스캔 인에이블 신호(PSAEN)를 입력받으며, 명령 및 어드레스 신호의 코딩을 통하여 테스트 모드 신호(TM)를 생성하는 역할을 한다.
또한, 로 어드레스 래치(621)는, 상기 입력 버퍼 및 명령 디코더(610)로부터 입력된 어드레스(A(0~i)) 및 뱅크 액티브 명령(BA)에 의해 로(row) 어드레스를 래치하는 역할을 한다.
한편, 칼럼 어드레스 래치(622)는, 상기 입력 버퍼 및 명령 디코더(610)로부터 입력된 읽기/쓰기 명령 및 어드레스(A(0~i))에 의해 칼럼 어드레스를 래치하는 역할을 한다.
또한, 로 프리디코더(623)는, 상기 로 어드레스 래치(621)의 출력인 로 어드레스(AX(0~i))를 프리디코딩(predecoding)하는 역할을 한다.
한편, 칼럼 프리디코더(624)는, 상기 칼럼 어드레스 래치(622)의 출력인 칼럼 어드레스(AY(0~i))를 프리디코딩(predecoding)하는 역할을 한다.
또한, 복수개의 로 디코더(631a~631d)는, 상기 로 프리디코더(623)의 출력 신호의 제어에 따라 특정의 로(워드 라인)를 선택하는 역할을 한다.
한편, 칼럼 디코더(632)는, 상기 칼럼 프리디코더(624)의 출력 신호의 제어에 따라 특정의 칼럼(비트 라인)을 선택하는 역할을 한다.
또한, 로 제어 회로(640)는, 상기 입력 버퍼 및 명령 디코더(610)로부터 입력된 뱅크 액티브 명령(BA)에 의해 로계 인에이블 제어 신호(XED)를 생성하는 역할을 한다.
한편, 테스트 모드 디코더(650)는, 상기 입력 버퍼 및 명령 디코더(610)로부터 상기 테스트 모드 신호(TM) 및 상기 어드레스(A(0~i))를 입력받아 테스트 모드 제어 신호(TSAEC)를 생성하는 역할을 한다.
또한, 센스 앰프 인에이블 시간 제어 회로(660)는, 상기 로 제어 회로(640) 로부터 로계 인에이블 제어 신호(XED)를 입력받고, 상기 입력 버퍼 및 명령 디코더(610)로부터 센스 앰프 스캔 인에이블 신호(PSAEN)의 지연 신호(PSAEND)를 입력받으며, 이를 통하여 센스 앰프 인에이블 신호(SAEN)를 생성하는 역할을 한다.
한편, 복수개의 SAC(Sense Amp Control)(671a~671f)는, 상기 센스 앰프 인에이블 시간 제어 회로(660)의 출력 신호에 따라 각각 복수개의 센스 앰프(672a~672f)를 제어하는 역할을 한다.
또한, 복수개의 센스 앰프(672a~672f)는, 상기 복수개의 SAC(Sense Amp Control)(671a~671f)의 제어에 따라 센싱 동작을 수행하는 역할을 한다.
한편, 복수개의 메모리 어레이(673a~673d)는, 복수개의 메모리 셀을 내부에 구비하고, 상기 로 디코더(631a~631d) 및 상기 칼럼 디코더(632)의 라인 활성화에 따라 데이터를 저장/출력하는 역할을 한다.
도 7은 본 발명의 일 실시예에 의한 반도체 테스트 회로 내에 장착된 센스 앰프 인에이블 시간 제어 회로(660)를 나타낸 예시도로서, 이에 관하여 설명하면 다음과 같다.
제1 인버터(710)는, 상기 로계 인에이블 제어 신호(XED)를 입력받아 반전하는 역할을 한다.
또한, 시간 지연 유닛(720)은, 상기 제1 인버터(710)의 출력 신호를 입력받아 지연시킨 후 출력하는 역할을 한다.
한편, 제2 인버터(730)는, 상기 시간 지연 유닛(720)의 출력 신호를 입력받 아 반전하는 역할을 한다.
또한, 제3 인버터(740)는, 상기 테스트 모드 제어 신호(TSAEC)를 입력받아 반전하는 역할을 한다.
한편, 제1 NAND 게이트(750)는, 상기 제2 인버터(730)의 출력 신호 및 상기 제3 인버터(740)의 출력 신호를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
또한, 제2 NAND 게이트(760)는, 상기 테스트 모드 제어 신호(TSAEC) 및 상기 센스 앰프 스캔 인에이블 신호(PSAEN)의 지연 신호(PSAEND)를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
한편, 제3 NAND 게이트(770)는, 상기 제1 NAND 게이트(750)의 출력 신호 및 상기 제2 NAND 게이트(760)의 출력 신호를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.
도 8은 본 발명의 일 실시예에 의한 반도체 테스트 회로 내에 장착된 입력 버퍼 및 명령 디코더(610)를 나타낸 예시도로서, 이에 관하여 설명하면 다음과 같다.
저항(810)은, 제1 단자가 상기 센스 앰프 스캔 인에이블 신호(PSAEN)의 입력 단자에 연결된다.
또한, 제1 NMOS 트랜지스터(820)는, 소스 단자는 접지되고, 게이트 단자는 전원 전압에 연결되며, 드레인 단자는 상기 저항(810)의 제2 단자에 연결된다.
한편, 제2 NMOS 트랜지스터(830)는, 소스 단자는 접지되고, 드레인 단자는 상기 제1 NMOS 트랜지스터(820)의 드레인 단자에 연결된다.
또한, 제4 인버터(840)는, 입력 단자는 상기 제2 NMOS 트랜지스터(830)의 드레인 단자에 연결되고, 출력 단자는 상기 제2 NMOS 트랜지스터(830)의 게이트 단자에 연결되어 입력 단자로 입력된 신호를 반전하는 역할을 한다.
한편, 제5 인버터(850)는, 입력 단자가 상기 제2 NMOS 트랜지스터(830)의 게이트 단자에 연결되어 입력 단자로 입력된 신호를 반전하고, 그 결과값을 상기 센스 앰프 스캔 인에이블 신호(PSAEN)의 지연 신호(PSAEND)로서 출력하는 역할을 한다. 여기서, 상기 센스 앰프 스캔 인에이블 신호(PSAEN) 및 상기 지연 신호(PSAEND)의 관계를 하기 표 1과 같다.
센스 앰프 스캔 인에이블 신호(PSAEN) 지연 신호(PSAEND)
플로팅(floating) GND
VDD VDD
GND GND

도 9는 본 발명의 일 실시예에 의한 반도체 테스트 회로의 동작을 나타낸 타이밍도로서, 이에 관하여 설명하면 다음과 같다.
DRAM은 일반적으로 칩을 테스트하고, 테스트의 효율을 높이기 위한 방법으로 내부 테스트 모드를 사용한다. 테스트 모드는 외부 명령 조합 및 외부 어드레스를 입력받아 코딩함으로써 내부 레지스터에 의해 세트되어 이루어진다.
여기서, 테스트 모드를 사용하지 않는 경우에, 즉, 테스트 모드 제어 신호(TSAEC)가 제1 논리 단계(Low)이면, 센스 앰프 인에이블 시간 제어 회로(660)에서 센스 앰프 스캔 인에이블 신호(PSAEN)의 지연 신호(PSAEND)의 입력과 무관하게 센스 앰프 인에이블 신호(SAEN)는 항상 로계 인에이블 제어 신호(XED)를 일정 시간(T1) 만큼 지연시킨 신호가 되어 정상적으로 동작한다.
한편, 테스트 모드를 사용하는 경우에는, 테스트 모드 제어 신호(TSAEC)가 제2 논리 단계(High)가 되어 테스트 모드가 활성화된다. 그리고, 외부 액티브 명령이 입력되면 DRAM은 내부적으로 뱅크 액티브 신호(BA)가 제2 논리 단계(High)가 되고, 외부 어드레스 입력에 의해 선택된 워드 라인(WL)이 활성화된다. 선택된 워드 라인(WL)에 연결된 다수 메모리 셀 정보가 일정 시간 동안 각각 다수의 비트 라인에 실려 이 시간동안 쌍을 이루는 비트 라인(BL 및 /BL)은 ΔVBL 만큼 전압차를 형성한다. 여기서, 테스트 모드에 의해 테스트 모드 제어 신호(TSAEC)가 제2 논리 단계(High)로 유지되어 있어 센스 앰프 인에이블 신호(SAEN)는 워드 라인에서 일정 시간동안 시간 지연을 하기 위한 로계 인에이블 제어 신호(XED)와 전혀 무관하게 되며 지연 신호(PSAEND)에 의해 변화하게 된다. 지연 신호(PSAEND)는 표 1에 나타난 바와 같이 변하는데, 즉, 센스 앰프 스캔 인에이블 신호(PSAEN)의 입력에 따라 로계 인에이블 제어 신호(XED)의 시간 지연과 무관하게 워드 라인 활성화 후에 원하는 시간이 경과하면, 센스 앰프 인에이블 신호(SAEN)를 만들어 센스 앰프 인에이블 시작 시점을 제어할 수 있다. 도 9에 도시된 바와 같이, 워드 라인 활성화 이후 일정 시간(T1)의 지연보다 짧은 경우(T2) 또는 긴 경우(T3)에도 원하는 시간 만큼 외부 입력 신호인 센스 앰프 스캔 인에이블 신호(PSAEN)를 이용하여 스캔 형식으로 센스 엠프 인에이블 시점을 조정할 수 있음을 알 수 있다. 즉, 워드 라인(WL) 활성화 이후 비트 라인 차지 쉐어링(Charge Sharing)에 따른 비트 라인 전압 차가 어느 시점에서 센스 앰프의 센싱에 적합하여 읽기 실패가 발생하지 않고, 지연 시간(tRCD) 특성 악화에 영향을 미치지 않는지 쉽게 테스트할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은 웨이퍼 상에서 테스트 모드의 추가 입력신호 패드를 이용, 워드 라인 활성화 후 센스 앰프 시작까지 원하는 마진(Margin)을 주어 칩을 테스트함으로써 칩의 테스트 효율을 높이고, 공정이 안정화되어 정상적으로 비트 라인 간 전압차가 형성될 때 읽기 데이터 실패가 없고 지연 시간 특성의 열화를 가져오지 않는 최적의 센스 앰프 시작 시점을 결정할 수 있는 설계가 가능한 장점이 있다.

Claims (3)

  1. 워드라인에 의해 선택되는 복수의 메모리 셀로 이루어진 메모리 어레이;
    외부 장치로부터 명령 및 어드레스 신호를 입력받아 센스 앰프의 인에이블 시점을 테스트하기 위한 테스트 모드 신호를 생성하고, 상기 명령 및 어드레스 신호에 따라 상기 워드라인을 활성화시키는 뱅크 액티브 명령을 생성하며, 외부 패드를 통해 상기 뱅크 액티브 명령에 따라 활성화된 워드라인으로 부터 일정 시간 동안 상기 센스 앰프의 인에이블 시간을 순차적으로 스캔한 제1 센스 앰프 스캔 인에이블 신호를 입력받아 지연시켜 제2 센스 앰프 스캔 인에이블 신호를 출력하는 입력 버퍼 및 명령 디코더;
    상기 입력 버퍼 및 명령 디코더로부터 출력되는 상기 뱅크 액티브 명령에 따라 제1 로계 인에이블 제어 신호를 생성하는 로 제어 회로;
    상기 입력 버퍼 및 명령 디코더로부터 출력되는 상기 테스트 모드 신호를 입력받아 테스트 모드 제어 신호를 생성하는 테스트 모드 디코더; 및
    상기 테스트 모드 디코더로부터 입력되는 상기 테스트 모드 제어 신호에 따라 상기 입력 버퍼 및 명령 디코더로부터 입력되는 상기 제2 센스 앰프 스캔 인에이블 신호를 출력하거나, 상기 로 제어 회로부터 입력되는 상기 제1 로계 인에이블 제어 신호를 지연시켜 제2 로계 인에이블 제어 신호를 출력하여 센스 앰프 인에이블 신호를 생성하는 센스 앰프 인에이블 시간 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 테스트 회로.
  2. 제1항에 있어서, 상기 센스 앰프 인에이블 시간 제어 회로는,
    상기 제1 로계 인에이블 제어 신호를 입력받아 반전하는 제1 인버터;
    상기 제1 인버터의 출력 신호를 입력받아 지연하는 시간 지연 유닛;
    상기 시간 지연 유닛의 출력 신호를 입력받아 반전하여 상기 제2 로계 인에이블 제어 신호를 출력하는 제2 인버터;
    상기 테스트 모드 제어 신호를 입력받아 반전하는 제3 인버터;
    상기 제2 인버터의 출력 신호 및 상기 제3 인버터의 출력 신호를 입력받아 NAND 연산하는 제1 NAND 게이트;
    상기 테스트 모드 제어 신호 및 상기 제2 센스 앰프 스캔 인에이블 신호의 지연 신호를 입력받아 NAND 연산하는 제2 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력 신호 및 상기 제2 NAND 게이트의 출력 신호를 입력받아 NAND 연산하는 제3 NAND 게이트
    를 포함하는 것을 특징으로 하는 반도체 테스트 회로.
  3. 제1항 또는 제2항에 있어서, 상기 입력 버퍼 및 명령 디코더는,
    상기 제1 센스 앰프 스캔 인에이블 신호의 입력에 따라 하기 표에 의한 제2 센스 앰프 스캔 인에이블 신호를 생성하는
    [표 1]
    제1 센스 앰프 스캔 인에이블 신호(PSAEN) 제2 센스 앰프 스캔 인에이블 신호(PSAEND) 플로팅(floating) GND VDD VDD GND GND
    것을 특징으로 하는 반도체 테스트 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101117397B1 (ko) 2007-02-20 2012-03-07 후지쯔 세미컨덕터 가부시키가이샤 Ｌｓｉ 시험 장치, ｌｓｉ 시험 방법, 및 ｌｓｉ 시험 프로그램을 기록한 기록 매체

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728970B1 (ko) * 2005-12-28 2007-06-15 주식회사 하이닉스반도체 비트 라인 센스 증폭기 구동 회로
KR100734089B1 (ko) * 2006-06-30 2007-07-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 레이아웃 방법
KR100810618B1 (ko) 2007-01-03 2008-03-07 삼성전자주식회사 반도체 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235899A (ja) * 1994-12-08 1996-09-13 Lg Semicon Co Ltd 半導体メモリ素子
JPH1125699A (ja) * 1997-07-02 1999-01-29 Mitsubishi Electric Corp 半導体記憶装置
US5959910A (en) * 1997-04-25 1999-09-28 Stmicroelectronics, Inc. Sense amplifier control of a memory device
JPH11328972A (ja) * 1998-05-18 1999-11-30 Mitsubishi Electric Corp 半導体装置、その設計方法およびその検査方法
JP2001195900A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
JP2002352597A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235899A (ja) * 1994-12-08 1996-09-13 Lg Semicon Co Ltd 半導体メモリ素子
US5959910A (en) * 1997-04-25 1999-09-28 Stmicroelectronics, Inc. Sense amplifier control of a memory device
JPH1125699A (ja) * 1997-07-02 1999-01-29 Mitsubishi Electric Corp 半導体記憶装置
JPH11328972A (ja) * 1998-05-18 1999-11-30 Mitsubishi Electric Corp 半導体装置、その設計方法およびその検査方法
JP2001195900A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
JP2002352597A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101117397B1 (ko) 2007-02-20 2012-03-07 후지쯔 세미컨덕터 가부시키가이샤 Ｌｓｉ 시험 장치, ｌｓｉ 시험 방법, 및 ｌｓｉ 시험 프로그램을 기록한 기록 매체

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