KR100734089B1 - 반도체 메모리 장치 및 그 레이아웃 방법 - Google Patents

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Abstract

본 발명은 비트라인 감지증폭기의 동작 시점을 제어하는 감지증폭 제어회로를 포함하는 반도체 메모리 장치를 개시한다. 이 장치는, 노멀 동작보다 더 많은 워드라인이 활성화되는 메모리 동작 시, 뱅크 액티브 신호 BA_ACT를 소정 시간 지연시켜 비트라인 감지증폭기(40)의 인에이블 신호 SA_START로 출력함으로써, 비트라인 쌍의 충분한 차지 쉐어링 이후 비트라인 감지증폭기(40)가 동작할 수 있다.

Description

반도체 메모리 장치 및 그 레이아웃 방법{SEMICONDUCTOR MEMORY DEVICE AND LAYOUT METHOD THEREOF}
도 1은 본 발명의 실시 예를 나타내는 블럭도.
도 2는 도 1의 제어부(20)의 일 예를 나타내는 회로도.
도 3은 도 1의 제어부(20)의 다른 예를 나타내는 회로도.
도 4는 4 뱅크의 구조에서 도 1의 제어부(20)의 배치를 설명하기 위한 배치도.
도 5는 노멀 동작시 도 2의 제어부(20)의 동작을 설명하기 위한 파형도.
도 6은 노멀 동작보다 더 많은 워드라인이 활성화되는 메모리 동작시 도 2의 제어부(20)의 동작을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 비트라인 감지증폭기의 동작 시점을 제어하는 감지증폭 제어회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 컴퓨터 및 통신 제품 등에 널리 사용되는 반도체 메모리 장치는 액티브 명령 이후 실제로 데이터를 리드 또는 라이트 할 수 있는 시간인 tRCD(RAS to CAS Delay)에 따라 성능이 달라진다.
즉, tRCD는 셀(cell)의 저장 노드(storage node)에 차지(charge)가 얼마나 빨리 저장되는가를 나타내는 AC 파라미터이므로, tRCD가 빠를수록 반도체 메모리 장치의 속도가 빨라진다.
따라서, 종래의 반도체 메모리 장치는 노멀(normal) 동작, 리프레쉬(refresh) 동작, 및 병렬 테스트(parallel test) 동작을 포함하는 모든 메모리 동작에서, 동일한 시점에 비트라인 감지증폭기(bitline sense amplifier)가 동작하도록 하여 이러한 tRCD를 만족하도록 설계된다.
하지만, 리프레쉬 동작이나 병렬 테스트 동작 등 노멀 동작보다 더 많은 워드라인이 활성화되는 메모리 동작에서 워드라인 활성화 시점과 비트라인 감지증폭기의 인에이블 시점이 동일하다면, 비트라인 쌍의 충분한 차지 쉐어링(charge sharing) 없이 비트라인 감지증폭기가 동작하여 메모리 동작 오류가 발생할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 노멀 동작보다 더 많은 워드라인이 활성화되는 메모리 동작에서, 워드라인이 활성화된 후 비트라인 쌍에 차지 쉐어링이 충분히 이루어진 이후에 비트라인 감지증폭기를 동작시켜 메모리 동작 오류를 방지하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 메모리 장치는, 뱅크 액티브 신호를 이용하여 비트라인 감지증폭기를 인에이블시키기 위한 인에이블 신호를 생성하며, 메모리 동작 중 다수의 워드라인이 활성화되는 동작에서 상기 인에이블 신호를 소정 시간 지연시켜 인에이블시키는 감지증폭 제어회로를 포함함을 특징으로 한다.
상기 구성에서, 상기 감지증폭 제어회로는 비트라인 감지증폭에 관련된 동작을 테스트하기 위한 테스트 동작, 리프레쉬 동작, 및 동시에 여러 워드라인을 활성화시켜 셀을 테스트하기 위한 병렬 테스트 동작 중 어느 하나로 진입하면, 상기 인에이블 신호를 소정 시간 지연시켜 인에이블시킴이 바람직하다.
상기 구성에서, 상기 감지증폭 제어회로는, 상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 테스트 동작 진입시 인에이블되는 테스트 신호, 상기 리프레쉬 동작 진입시 인에이블되는 리프레쉬 신호, 및 상기 병렬 테스트 동작 진입시 인에이블되는 병렬 테스트 신호 중 어느 하나가 인에이블될 때 인에이블되는 조합 신호를 출력하는 조합부; 및 상기 조합 신호가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 지연부;를 포함함이 바람직하다.
상기 구성에서, 상기 조합부는 상기 테스트 신호, 상기 리프레쉬 신호, 및 상기 병렬 테스트 신호를 낸드 조합하는 제 1 낸드 게이트로 구성됨이 바람직하다.
상기 구성에서, 상기 지연부는, 상기 조합 신호를 반전하는 인버터; 상기 뱅크 액티브 신호와 상기 인버터에 의해 반전된 신호를 낸드 조합하는 제 2 낸드 게이트; 상기 뱅크 액티브 신호와 상기 제 2 낸드 게이트에 의해 조합된 신호를 낸드 조합하는 제 3 낸드 게이트; 상기 제 3 낸드 게이트에 의해 조합된 신호를 소정 시간 지연시키는 지연 수단; 및 상기 제 2 낸드 게이트에 의해 조합된 신호와 상기 지연 수단에 의해 지연된 신호를 낸드 조합하여 상기 인에이블 신호로 출력하는 제 4 낸드 게이트;로 구성됨이 바람직하다.
상기 구성에서, 상기 감지증폭 제어회로는, 상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 테스트 동작 진입시 인에이블되는 테스트 신호가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 제 1 지연부; 및 상기 테스트 신호가 디스에이블인 상태에서 상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 리프레쉬 동작 진입시 인에이블되는 리프레쉬 신호와 상기 병렬 테스트 동작 진입시 인에이블되는 병렬 테스트 신호 중 어느 하나가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 제 2 지연부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 지연부는, 상기 뱅크 액티브 신호와 상기 테스트 신호를 낸드 조합하는 제 1 낸드 게이트; 상기 테스트 신호를 반전하는 제 1 인버터; 상기 뱅크 액티브 신호와 상기 제 1 인버터에 의해 반전된 신호를 낸드 조합하는 제 2 낸드 게이트; 상기 제 2 낸드 게이트에 의해 조합된 신호를 소정 시간 지연시키는 제 1 지연 수단; 및 상기 제 1 낸드 게이트에 의해 조합된 신호와 상기 제 1 지연 수단에 의해 지연된 신호를 낸드 조합하는 제 3 낸드 게이트;로 구성됨이 바람직하다.
상기 구성에서, 상기 제 2 지연부는, 상기 제 1 지연부의 출력 신호와 상기 테스트 신호를 낸드 조합하는 제 4 낸드 게이트; 상기 테스트 신호를 반전하는 제 2 인버터; 상기 뱅크 액티브 신호와 상기 제 2 인버터에 의해 반전된 신호를 낸드 조합하는 제 5 낸드 게이트; 상기 제 5 낸드 게이트에 의해 조합된 신호를 소정 시간 지연시키는 제 2 지연 수단; 및 상기 제 4 낸드 게이트에 의해 조합된 신호와 상기 제 2 지연 수단에 의해 지연된 신호를 낸드 조합하는 제 6 낸드 게이트;로 구성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 외부 명령 신호를 조합하여 특정 뱅크를 활성화시키기 위한 뱅크 액티브 신호로 출력하는 커맨드 디코더; 비트라인 감지증폭에 관련된 동작을 테스트하기 위한 테스트 동작, 리프레쉬 동작, 및 동시에 여러 워드라인을 활성화시켜 셀을 테스트하기 위한 병렬 테스트 동작에서 상기 뱅크 액티브 신호를 소정 시간 지연시켜 인에이블 신호로 출력하는 제어부; 상기 인에이블 신호를 이용하여 구동 신호를 생성하는 구동부; 및 워드라인이 활성화된 상태에서 상기 구동 신호에 의해 비트라인 쌍의 전위 차를 감지증폭하는 비트라인 감지증폭기;를 포함함을 특징으로 한다.
상기 구성에서, 상기 제어부는, 상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 테스트 동작 진입시 인에이블되는 테스트 신호, 상기 리프레쉬 동작 진입시 인에이블되는 리프레쉬 신호, 및 상기 병렬 테스트 동작 진입시 인에이블되는 병렬 테스트 신호 중 어느 하나가 인에이블될 때 인에이블되는 조합 신호를 출력하는 조합부; 및 상기 조합 신호가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 지연부;를 포함함이 바람직하다.
상기 구성에서, 상기 제어부는, 상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 테스트 동작 진입시 인에이블되는 테스트 신호가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 제 1 지연부; 및 상기 테스트 신호가 디스에이블인 상태에서 상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 리프레쉬 동작 진입시 인에이블되는 리프레쉬 신호와 상기 병렬 테스트 동작 진입시 인에이블되는 병렬 테스트 신호 중 어느 하나가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 제 2 지연부;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 다수의 뱅크가 가장자리에 배치되고, 상기 각 뱅크 사이의 수직선상에 워드라인을 활성화시키기 위한 로우 디코더를 포함하는 로우 영역이 배치되며, 상기 각 뱅크 사이의 수평선상에 메모리 셀을 선택하기 위한 컬럼 디코더를 포함하는 컬럼 영역이 배치되는 반도체 메모리 장치의 레이아웃 방법에 있어서, 상기 로우 디코더에서 발생하는 뱅크 액티브 신호를 이용하여 비트라인 감지증폭기를 인에이블시키기 위한 인에이블 신호를 생성하며, 메모리 동작 중 다수의 워드라인이 활성화되는 동작에서 상기 인에이블 신호를 소정 시간 지연시켜 인에이블시키는 감지증폭 제어회로가 상기 로우 영역과 상기 컬럼 영역이 교차하는 크로스 영역에 배치됨을 특징으로 한다.
상기 방법에서, 상기 감지증폭 제어회로는 상기 각 뱅크와 대응되는 개수로 배치됨이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로서 도 1의 블럭도가 개시되며, 본 발명의 실시 예는 노멀 동작보다 더 많은 워드라인이 활성화되는 메모리 동작 시, 뱅크 액티브 신호 BA_ACT를 소정 시간 지연시켜 비트라인 감지증폭기(40)의 인에이블 신호 SA_START로 출력함으로써, 비트라인 쌍의 충분한 차지 쉐어링 이후 비트라인 감지증폭기(40)가 동작할 수 있다.
구체적으로, 도 1의 실시 예는 외부 명령 신호 /CS, /RAS, /CAS, 및 /WE를 조합하여 특정 뱅크를 활성화시키기 위한 뱅크 액티브 신호 BA_ACT로 출력하는 커맨드 디코더(10), 뱅크 액티브 신호 BA_ACT가 인에이블되고, 테스트 신호 TM_SAB, 리프레쉬 신호 REFRESHB, 및 병렬 테스트 신호 PARALLELB 중 어느 하나가 인에이블될 때 뱅크 액티브 신호 BA_ACT를 소정 시간 지연시켜 인에이블 신호 SA_START로 출력하는 제어부(20), 인에이블 신호 SA_START를 이용하여 비트라인 감지증폭기를 구동시키기 위한 구동 신호 RTO 및 SB를 제공하는 구동부(30), 및 워드라인이 활성화된 상태에서 구동 신호 RTO 및 SB에 의해 비트라인 쌍의 전위 차를 감지증폭하는 비트라인 감지증폭기(40)를 포함한다.
여기서, 테스트 신호 TM_SAB는 비트라인 감지증폭기의 동작에 관련된 테스트 모드로 진입시 인에이블되는 신호이고, 리프레쉬 신호 REFRESHB는 리프레쉬 동작 진입시 인에이블되는 신호이며, 병렬 테스트 신호 PARALLELB는 메모리 셀에 스트레스(stress)를 가하여 불량을 조기에 체크하는 병렬 테스트 모드로 진입시 인에이블 되는 신호이다.
이러한 구성을 갖는 본 발명의 실시 예에서, 제어부(20)는 도 2 및 도 3과 같은 회로로 구성될 수 있으며, 이를 상세히 살펴보면 아래와 같다.
일 예로, 제어부(20)는 도 2에 도시된 바와 같이, 테스트 신호 TM_SAB, 리프레쉬 신호 REFRESHB, 및 병렬 테스트 신호 PARALLELB 중 최소한 하나가 인에이블될 때 지연부(22)를 동작시키기 위한 신호 IN를 출력하는 조합부(21)와, 뱅크 액티브 신호 BA_ACT가 인에이블되고 조합부(21)에서 출력된 신호 IN가 인에이블될 때 뱅크 액티브 신호 BA_ACT를 소정 시간 지연시켜 인에이블 신호 SA_START로 출력하는 지연부(22)로 구성될 수 있다.
여기서, 조합부(21)는 테스트 신호 TM_SAB, 리프레쉬 신호 REFRESHB, 및 병렬 테스트 신호 PARALLELB를 낸드 조합하여 신호 IN로 출력하는 낸드 게이트(NA1)로 구성될 수 있다.
그리고, 지연부(22)는 낸드 게이트(NA1)에 의해 조합된 신호 IN를 반전하여 반전 신호 INB로 출력하는 인버터(INV1), 뱅크 액티브 신호 BA_ACT와 인버터(INV1)에 의해 반전된 신호 INB를 낸드 조합하여 신호 A로 출력하는 낸드 게이트(NA2), 뱅크 액티브 신호 BA_ACT와 낸드 게이트(NA1)에 의해 조합된 신호 IN를 낸드 조합하는 낸드 게이트(NA3), 낸드 게이트(NA3)에 의해 조합된 신호를 소정 시간 지연시켜 신호 B로 출력하는 지연 수단(DL1), 낸드 게이트(NA2)에 의해 조합된 신호 A와 지연 수단(DL1)에 의해 지연된 신호 B를 낸드 조합하여 인에이블 신호 SA_START로 출력하는 낸드 게이트(NA4)로 구성될 수 있다.
다른 예로, 제어부(20)는 도 3에 도시된 바와 같이, 뱅크 액티브 신호 BA_ACT가 인에이블되고 테스트 신호 TM_SAB가 인에이블될 때 뱅크 액티브 신호 BA_ACT를 소정 시간 지연시키는 지연부(23)와, 리프레쉬 신호 REFRESHB와 병렬 테스트 신호 PARALLELB 중 어느 하나가 인에이블될 때 인에이블되는 신호인 REFR_PARA가 인에이블될 때 지연부(23)의 출력 신호를 소정 시간 지연시키는 지연부(24)로 구성될 수 있다.
여기서, 지연부(23)는 뱅크 액티브 신호 BA_ACT와 테스트 신호 TM_SAB를 낸드 조합하는 낸드 게이트(NA5), 테스트 신호 TM_SAB를 반전하는 인버터(INV2), 뱅크 액티브 신호 BA_ACT와 인버터(INV2)에 의해 반전된 신호를 낸드 조합하는 낸드 게이트(NA6), 낸드 게이트(NA6)에 의해 조합된 신호를 소정 시간 지연시키는 지연 수단(DL2), 낸드 게이트(NA5)에 의해 조합된 신호와 지연 수단(DL2)에 의해 지연된 신호를 낸드 조합하는 낸드 게이트(NA7)로 구성될 수 있다.
또한, 지연부(24)는 낸드 게이트(NA7)에 의해 조합된 신호와 신호 REFR_PARA를 낸드 조합하는 낸드 게이트(NA8), 신호 REFR_PARA를 반전하는 인버터(INV3), 낸드 게이트(NA7)에 의해 조합된 신호와 인버터(INV3)에 의해 반전된 신호를 낸드 조합하는 낸드 게이트(NA9), 낸드 게이트(NA9)에 의해 조합된 신호를 소정 시간 지연시키는 지연 수단(DL3), 낸드 게이트(NA8)에 의해 조합된 신호와 지연 수단(DL3)에 의해 지연된 신호를 낸드 조합하는 낸드 게이트(NA10)로 구성될 수 있다.
이와 같이, 제어부(20)는 다양한 회로로 구현 가능하며, 지연 수단(DL1~DL3)을 통해 뱅크 액티브 신호 BA_ACT를 지연시켜 워드라인이 활성화된 후 비트라인 쌍 에 차지 쉐어링이 충분히 이루어진 이후에 인에이블 신호 SA_START로 인에이블시킬 수 있다. 이때, 지연 수단(DL1~DL3)은 다수의 캐패시터와 다수의 저항 및 인버터 체인 등으로 구현할 수 있으며, 지연 정도를 조절하기 위해 퓨즈 등을 각 지연 소자 사이에 연결할 수도 있다.
그리고, 도 2와 같이 하나의 지연 수단(DL1)을 사용하는 회로로 구현되는 제어부(20)는 도 4에 도시된 바와 같이, 4 뱅크 구조인 경우, 크로스 영역(XYCROSS)에 위치하여 각 뱅크에 배치된 비트라인 감지증폭기를 제어할 수 있다. 즉, 뱅크(B0)와 뱅크(B1), 뱅크(B2)와 뱅크(B3) 사이에는 워드라인을 활성화시키기 위한 로우 디코더 등을 포함하는 로우 영역(XHOLE)이 위치하고, 뱅크(B0)와 뱅크(B2), 뱅크(B1)와 뱅크(B3) 사이에는 메모리 셀을 선택하기 위한 컬럼 디코더 등을 포함하는 컬럼 영역(YCTRL)이 위치하며, 이러한 로우 영역(XHOLE)과 컬럼 영역(YCTRL)이 교차하는 크로스 영역(XYCROSS)에 제어부(20)가 위치할 수 있다. 그리고, 이러한 제어부(20)는 각 뱅크의 비트라인 감지증폭기를 제어하기 위해 뱅크에 개수에 대응되게 배치된다.
이하, 도 2와 같은 회로로 구현된 제어부(20)의 동작을 도 5 및 도 6을 참조하여 상세히 살펴보기로 한다.
도 2의 회로에서, 테스트 신호 TM_SAB, 리프레쉬 신호 REFRESHB, 및 병렬 테스트 신호 PARALLELB가 모두 디스에이블 상태이면, 도 4와 같이, 신호 IN는 로우 레벨로 되므로, 지연 수단(DL1)을 거친 신호 B는 뱅크 액티브 신호 BA_ACT가 인에이블되기 전에 하이 레벨을 갖는다. 따라서, 인에이블 신호 SA_START는 뱅크 액티 브 신호 BA_ACT가 인에이블되는 시점과 거의 동일한 시점에 인에이블된다.
반면, 테스트 신호 TM_SAB, 리프레쉬 신호 REFRESHB, 및 병렬 테스트 신호 PARALLELB 중 최소한 하나가 인에이블되면, 도 5와 같이, 신호 IN는 하이 레벨로 되므로, 지연 수단(DL1)을 거친 신호 B는 뱅크 액티브 신호 BA_ACT가 인에이블된 후 일정 시간 뒤에 로우 레벨을 갖는다. 따라서, 인에이블 신호 SA_START는 뱅크 액티브 신호 BA_ACT가 인에이블된 후 지연 수단(DL1)의 지연 정도에 따라 지연되어 인에이블된다.
즉, 제어부(20)는 노멀 동작보다 더 많은 워드라인이 활성화되는 메모리 동작(비트라인 감지증폭기의 동작에 관련된 오류가 발생했을 때 이를 테스트하기 위한 테스트 동작, 메모리 셀을 리프레쉬하기 위한 리프레쉬 동작, 및 동시에 여러 워드라인을 활성화시켜 셀의 불량을 테스트하기 위한 병렬 테스트 동작 등)시 뱅크 활성화 신호 BA_ACT를 입력받아 이를 일정시간 지연시켜 인에이블 신호 SA_START로 출력한다.
그 후, 구동부(30)는 지연된 인에이블 신호 SA_START를 이용하여 비트라인 감지증폭기를 구동시키기 위한 구동 신호 RTO 및 SB를 제공하고, 비트라인 감지증폭기(40)는 워드라인이 활성화된 상태에서 구동 신호 RTO 및 SB에 의해 비트라인 쌍의 전위 차를 감지증폭한다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 노멀 동작보다 더 많은 워드라인이 활성화되는 메모리 동작에서 비트라인 감지증폭기를 구동시기키 위한 인에이블 신호 SA_START를 소정 시간 지연시켜 제공하므로, 비트라인 감지증폭기의 오동작에 의해 발생하는 불량을 예방할 수 있는 효과가 있다.
또한, 노멀 동작시 테스트 모드를 사용하여 비트라인 감지증폭기의 불량을 체크할 수 있으므로, 노멀 동작시의 불량 발생을 미리 대처할 수 있고, 리프레쉬 동작과 병렬 테스트 동작시 불량 발생을 억제할 수 있으며, 그에 따라, 수율(yield) 향상과 메모리 동작의 안정성을 크게 향상시킬 수 있다.
아울러, 본 발명의 실시 예는 도 3과 같이 하나의 지연 수단(DL1)을 사용하여 비트라인 감지증폭기 테스트, 리프레쉬, 및 병렬 테스트 동작을 모두 적용시킬 수 있으므로, 제어부(20)를 레이아웃(layout) 면적이 협소한 크로스 영역에 배치하여 레이아웃 면적 확보에도 유리한 측면이 있는 효과가 있다.
이와 같이, 본 발명은 노멀 동작보다 더 많은 워드라인이 활성화되는 메모리 동작에서, 워드라인이 활성화된 후 비트라인 쌍에 차지 쉐어링이 충분히 이루어진 이후에 비트라인 감지증폭기를 동작시켜 메모리 동작 오류를 방지할 수 있는 효과가 있다.
또한, 본 발명은 하나의 지연 수단으로 비트라인 감지증폭기 테스트, 리프레쉬, 및 병렬 테스트 동작을 모두 적용시켜 비트라인 감지증폭기의 동작 시점을 지연시킬 수 있으므로, 4 뱅크 구조에서, 이러한 비트라인 감지증폭기의 동작 시점을 지연시키기 위한 회로를 로우 영역과 컬럼 영역이 교차하는 크로스 영역에 배치시켜 레이아웃 면적을 효율적으로 사용할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (13)

  1. 워드라인이 활성화됨에 따라 비트라인 감지증폭기에서 비트라인 쌍의 전위 차를 감지 증폭하여 데이터를 리드 또는 라이트하는 반도체 메모리 장치에 있어서,
    뱅크 액티브 신호를 이용하여 상기 비트라인 감지증폭기를 인에이블시키기 위한 인에이블 신호를 생성하며, 메모리 동작 중 다수의 워드라인이 활성화되는 동작에서 상기 인에이블 신호를 소정 시간 지연시켜 인에이블시키는 감지증폭 제어회로를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 감지증폭 제어회로는 비트라인 감지증폭에 관련된 동작을 테스트하기 위한 테스트 동작, 리프레쉬 동작, 및 동시에 여러 워드라인을 활성화시켜 셀을 테스트하기 위한 병렬 테스트 동작 중 어느 하나로 진입하면, 상기 인에이블 신호를 소정 시간 지연시켜 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 감지증폭 제어회로는,
    상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 테스트 동작 진입시 인에이블되는 테스트 신호, 상기 리프레쉬 동작 진입시 인에이블되는 리프레쉬 신호, 및 상기 병렬 테스트 동작 진입시 인에이블되는 병렬 테스트 신호 중 어느 하나가 인에이블될 때 인에이블되는 조합 신호를 출력하는 조합부; 및
    상기 조합 신호가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 지연부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 조합부는 상기 테스트 신호, 상기 리프레쉬 신호, 및 상기 병렬 테스트 신호를 낸드 조합하는 제 1 낸드 게이트로 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 지연부는,
    상기 조합 신호를 반전하는 인버터;
    상기 뱅크 액티브 신호와 상기 인버터에 의해 반전된 신호를 낸드 조합하는 제 2 낸드 게이트;
    상기 뱅크 액티브 신호와 상기 제 2 낸드 게이트에 의해 조합된 신호를 낸드 조합하는 제 3 낸드 게이트;
    상기 제 3 낸드 게이트에 의해 조합된 신호를 소정 시간 지연시키는 지연 수단; 및
    상기 제 2 낸드 게이트에 의해 조합된 신호와 상기 지연 수단에 의해 지연된 신호를 낸드 조합하여 상기 인에이블 신호로 출력하는 제 4 낸드 게이트;로 구성됨 을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 감지증폭 제어회로는,
    상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 테스트 동작 진입시 인에이블되는 테스트 신호가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 제 1 지연부; 및
    상기 테스트 신호가 디스에이블인 상태에서 상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 리프레쉬 동작 진입시 인에이블되는 리프레쉬 신호와 상기 병렬 테스트 동작 진입시 인에이블되는 병렬 테스트 신호 중 어느 하나가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 제 2 지연부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 지연부는,
    상기 뱅크 액티브 신호와 상기 테스트 신호를 낸드 조합하는 제 1 낸드 게이트;
    상기 테스트 신호를 반전하는 제 1 인버터;
    상기 뱅크 액티브 신호와 상기 제 1 인버터에 의해 반전된 신호를 낸드 조합하는 제 2 낸드 게이트;
    상기 제 2 낸드 게이트에 의해 조합된 신호를 소정 시간 지연시키는 제 1 지연 수단; 및
    상기 제 1 낸드 게이트에 의해 조합된 신호와 상기 제 1 지연 수단에 의해 지연된 신호를 낸드 조합하는 제 3 낸드 게이트;로 구성됨을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 2 지연부는,
    상기 제 1 지연부의 출력 신호와 상기 테스트 신호를 낸드 조합하는 제 4 낸드 게이트;
    상기 테스트 신호를 반전하는 제 2 인버터;
    상기 뱅크 액티브 신호와 상기 제 2 인버터에 의해 반전된 신호를 낸드 조합하는 제 5 낸드 게이트;
    상기 제 5 낸드 게이트에 의해 조합된 신호를 소정 시간 지연시키는 제 2 지연 수단; 및
    상기 제 4 낸드 게이트에 의해 조합된 신호와 상기 제 2 지연 수단에 의해 지연된 신호를 낸드 조합하는 제 6 낸드 게이트;로 구성됨을 특징으로 하는 반도체 메모리 장치.
  9. 외부 명령 신호를 조합하여 특정 뱅크를 활성화시키기 위한 뱅크 액티브 신 호로 출력하는 커맨드 디코더;
    비트라인 감지증폭에 관련된 동작을 테스트하기 위한 테스트 동작, 리프레쉬 동작, 및 동시에 여러 워드라인을 활성화시켜 셀을 테스트하기 위한 병렬 테스트 동작에서 상기 뱅크 액티브 신호를 소정 시간 지연시켜 인에이블 신호로 출력하는 제어부;
    상기 인에이블 신호를 이용하여 구동 신호를 생성하는 구동부; 및
    워드라인이 활성화된 상태에서 상기 구동 신호에 의해 비트라인 쌍의 전위 차를 감지증폭하는 비트라인 감지증폭기;를 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어부는,
    상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 테스트 동작 진입시 인에이블되는 테스트 신호, 상기 리프레쉬 동작 진입시 인에이블되는 리프레쉬 신호, 및 상기 병렬 테스트 동작 진입시 인에이블되는 병렬 테스트 신호 중 어느 하나가 인에이블될 때 인에이블되는 조합 신호를 출력하는 조합부; 및
    상기 조합 신호가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 지연부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제어부는,
    상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 테스트 동작 진입시 인에이블되는 테스트 신호가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 제 1 지연부; 및
    상기 테스트 신호가 디스에이블인 상태에서 상기 뱅크 액티브 신호가 인에이블 상태이고, 상기 리프레쉬 동작 진입시 인에이블되는 리프레쉬 신호와 상기 병렬 테스트 동작 진입시 인에이블되는 병렬 테스트 신호 중 어느 하나가 인에이블될 때 상기 뱅크 액티브 신호를 지연시켜 상기 인에이블 신호로 출력하는 제 2 지연부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 다수의 뱅크가 가장자리에 배치되고, 상기 각 뱅크 사이의 수직선상에 워드라인을 활성화시키기 위한 로우 디코더를 포함하는 로우 영역이 배치되며, 상기 각 뱅크 사이의 수평선상에 메모리 셀을 선택하기 위한 컬럼 디코더를 포함하는 컬럼 영역이 배치되는 반도체 메모리 장치의 레이아웃 방법에 있어서,
    상기 로우 디코더에서 발생하는 뱅크 액티브 신호를 이용하여 비트라인 감지증폭기를 인에이블시키기 위한 인에이블 신호를 생성하며, 메모리 동작 중 다수의 워드라인이 활성화되는 동작에서 상기 인에이블 신호를 소정 시간 지연시켜 인에이블시키는 감지증폭 제어회로가 상기 로우 영역과 상기 컬럼 영역이 교차하는 크로스 영역에 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.
  13. 제 12 항에 있어서,
    상기 감지증폭 제어회로는 상기 각 뱅크와 대응되는 개수로 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.
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