KR20100124593A - 반도체 메모리 장치 - Google Patents

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KR20100124593A KR1020090043684A KR20090043684A KR20100124593A KR 20100124593 A KR20100124593 A KR 20100124593A KR 1020090043684 A KR1020090043684 A KR 1020090043684A KR 20090043684 A KR20090043684 A KR 20090043684A KR 20100124593 A KR20100124593 A KR 20100124593A
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Abstract

본 발명은 오픈 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 입/출력되는 데이터를 스크램블(scramble)하는 회로에 관한 것으로써, 반전제어신호에 응답하여 글로벌 라인의 데이터를 선택적으로 반전하기 위한 글로벌 데이터 반전제어부와, 상기 글로벌 데이터 반전제어부의 출력데이터에 응답하여 정 로컬 라인 및 부 로컬 라인을 차동 구동하기 위한 글로벌 데이터 구동부와, 상기 반전제어신호에 응답하여 상기 정 로컬 라인 및 상기 부 로컬 라인의 데이터를 선택적으로 반전하기 위한 로컬 데이터 반전제어부와, 상기 로컬 데이터 반전제어부의 출력데이터에 응답하여 상기 글로벌 라인을 구동하기 위한 로컬 데이터 구동부와, 로우 어드레스에 응답하여 상기 반전제어신호를 생성하기 위한 반전제어신호 생성부와, 상기 로우 어드레스 및 컬럼 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 정 로컬 라인의 데이터가 균등화되도록 하는 제1 셀 영역, 및 상기 로우 어드레스 및 컬럼 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 부 로컬 라인의 데이터가 균등화되도록 하는 제2 셀 영역를 구비하는 반도체 메모리 장치를 제공한다.
데이터 스크램블, 오픈 비트 라인, 로우 어드레스

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 오픈 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 입/출력되는 데이터를 스크램블(scramble)하는 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 읽기 위한 것으로서, 다수의 비트 라인(Bit Line, 이하 BL)과 다수의 워드라인(wordline, 이하 WL)으로 이루어진 셀 영역, 로우 어드레스 및 로우 어드레스에 응답하여 비트 라인(BL)과 워드라인(WL)을 선택하는 회로, 다수의 센스 앰프(Sense Amplifier, 이하 SA) 등의 주변 영역을 포함한다.
여기서, 다수의 센스 앰프(SA) 중 비트 라인 센스 앰프(BLSA)는 비트 라인(BL)에 실린 데이터를 감지(sensing) 및 증폭(amplifier)하여 로컬 라인에 출력하는 동작을 수행하는데, 이때, 비트 라인 센스 앰프(BLSA)가 셀 영역에 어떻게 위치하느냐에 따라 오픈(open) 비트 라인 구조와 폴디드(folded) 비트 라인 구조로 구분될 수 있다.
먼저, 오픈(open) 비트 라인 구조는 정 비트 라인(BL)과 부 비트 라인(BLb)이 비트 라인 센스 앰프(BLSA)를 기준으로 서로 반대편에 위치하고, 워드라인(WL)이 액티브(active)되면 워드라인(WL)에 연결된 정 비트 라인(BL) 또는 부 비트 라인(BLb)에 대해 각각 하나의 비트 라인 센스 앰프(BLSA)가 감지증폭 동작을 수행하게 된다.
그리고, 폴디드(folded) 비트 라인 구조는 정 비트 라인(BL)과 부 비트 라인(BLb)이 비트 라인 센스 앰프(BLSA)를 기준으로 같은 방향에 위치하고, 워드라인(WL)이 액티브(active)되면 워드라인(WL)에 연결된 정 비트 라인(BL)과 부 비트 라인(BLb) 쌍마다 한 개의 비트 라인 센스 앰프(BLSA)가 감지증폭 동작을 수행하게 된다.
도 1은 종래기술에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 오픈(open) 비트 라인 구조를 갖는 반도체 메모리 장치는, 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COLUMN_DDR)에 응답하여 내부에 구비된 셀(CELLI<1_1:N_M>)의 데이터와 정 로컬 입/출력 라인(LIO)의 데이터가 균등화(equalization)되도록 하는 제1 셀 영역(100)과, 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COLUMN_ADDR)에 응답하여 내부에 구된 셀(CELLJ<1_1:N_M>)의 데이터와 부 로컬 입/출력 라인(LIOB)의 데이터가 균등화되 도록 하는 제2 셀 영역(120)과, 글로벌 입/출력 라인(GIO)의 데이터를 정 로컬 입/출력 라인(LIO) 및 부 로컬 입/출력 라인(LIOB)으로 차동구동하기 위한 로컬 라인 구동부(140), 및 정 로컬 입/출력 라인(LIO) 및 부 로컬 입/출력 라인(LIOB)의 데이터를 글로벌 입/출력 라인(GIO)으로 구동하기 위한 글로벌 라인 구동부(160)를 구비한다.
여기서, 제1 셀 영역(100)에는 다수의 워드 라인(WLI<1:N>)과 다수의 정 비트 라인(BL<1:M>)이 포함됨으로써 다수의 워드 라인(WLI<1:N>)과 다수의 정 비트 라인(BL<1:M>)이 교차하는 교점마다 데이터를 저장하기 위한 다수의 셀(CELLI<1_1:N_M>)이 구비된다.
이때, 로우 어드레스(ROW_ADDR)에 응답하여 제1 셀 영역(100)에 포함되어 있는 다수의 워드 라인(WLI<1:N>) 중 어느 하나의 워드 라인이 선택되게 되면, 선택된 워드 라인에 접속되어 있는 다수의 셀(CELLI<1:M>)에 리드되거나 라이트 되어야할 데이터가 다수의 정 비트 라인(BL<1:M>)을 통해 입/출력된다.
마찬가지로, 제2 셀 영역(120)에는 다수의 워드 라인(WLJ<1:N>)과 다수의 부 비트 라인(BLB<1:M>)이 포함됨으로써 다수의 워드 라인(WLJ<1:N>)과 다수의 부 비트 라인(BLB<1:M>)이 교차하는 교점마다 데이터를 저장하기 위한 다수의 셀(CELLJ<1_1:N_M>)이 구비된다.
이때, 로우 어드레스(ROW_ADDR)에 응답하여 제2 셀 영역(120)에 포함되어 있는 다수의 워드 라인(WLJ<1:N>) 중 어느 하나의 워드 라인이 선택되게 되면, 선택된 워드 라인에 접속되어 있는 다수의 셀(CELLJ<1:M>)에 리드되거나 라이트 되어야 할 데이터가 다수의 부 비트 라인(BLB<1:M>)을 통해 입/출력된다.
참고로, 제1 셀 영역(100)과 제2 셀 영역(120)에 각각 포함되는 다수의 워드라인(WLI<1:N>, WLJ<1:N>)은, 동일한 로우 어드레스(ROW_ADDR)에 응답하여 선택되므로 제1 셀 영역(100)과 제2 셀 영역(120)에서 동시에 워드 라인이 선택될 수 없다. 즉, 제1 셀 영역(100)에서 다수의 워드 라인(WLI<1:N>) 중 어느 하나의 워드 라인이 선택되는 경우 제2 셀 영역(120)에서는 다수의 워드 라인(WLJ<1:N>)이 모두 선택되지 않는다. 마찬가지로, 제2 셀 영역(120)에서 다수의 워드 라인(WLJ<1:N>) 중 어느 하나의 워드 라인이 선택되는 경우 제1 셀 영역(100)에서는 다수의 워드 라인(WLI<1:N>)이 모두 선택되지 않는다.
종합해보면, 제1 셀 영역(100)과 제2 셀 영역(120)은 로우 어드레스(ROW_ADDR)에 대응하는 워드 라인의 위치가 다를 뿐이며 그 구성이나 동작은 동일하다. 다만, 제1 셀 영역(100)과 제2 셀 영역(120)으로 나뉘어지는 것으로 인해 제1 셀 영역(100)에서는 다수의 정 비트 라인(BL<1:M>)을 통해 내부에 구비된 다수의 셀(CELLI<1_1:N_M>)로 데이터를 입/출력하게 되고, 제2 셀 영역(120)에서는 다수의 부 비트 라인(BLB<1:M>)을 통해 내부에 구비된 다수의 셀(CELLJ<1_1:N_M>)로 데이터를 입/출력하게 된다.
따라서, 제1 셀 영역(100)에 대응하는 다수의 정 비트 라인(BL<1:M>)을 통해 입/출력된 데이터와 제2 셀 영역(120)에 대응하는 다수의 부 비트 라인(BLB<1:M>)을 통해 입/출력되는 데이터가 정 로컬 입/출력 라인(LIO) 및 부 로컬 입/출력 라인(LIOB)과 균등화(equalizer)되는 방식도 서로 반대가 된다.
즉, 제1 셀 영역(100)에 대응하는 다수의 정 비트 라인(BL<1:M>)을 통해 입/출력된 데이터 중 컬럼 어드레스(COLUMN_ADDR)에 대응하는 데이터는 정 로컬 입/출력 라인(LIO)과는 그대로 균등화되지만, 부 로컬 입/출력 라인(LIOB)과는 서로 반대의 위상으로 균등화된다.
반면, 제2 셀 영역(120)에 대응하는 다수의 부 비트 라인(BLB<1:M>)을 통해 입/출력되는 데이터 중 컬럼 어드레스(COLUMN_ADDR)에 대응하는 데이터는 정 로컬 입/출력 라인(LIO)과는 서로 반대의 위상으로 균등화되고, 부 로컬 입/출력 라인(LIOB)과는 그대로 균등화된다.
예를 들면, 제1 셀 영역(100)에 대응하는 다수의 정 비트 라인(BL<1:M>)을 통해 입/출력된 데이터 중 컬럼 어드레스(COLUMN_ADDR)에 대응하는 데이터가 로직'하이'(High)인 경우, 정 로컬 입/출력 라인(LIO)은 로직'하이'(High)로 균등화되고, 부 로컬 입/출력 라인(LIOB)은 로직'로우'(Low)로 균등화된다.
하지만, 제2 셀 영역(120)에 대응하는 다수의 부 비트 라인(BLB<1:M>)을 통해 입/출력되는 데이터 중 컬럼 어드레스(COLUMN_ADDR)에 대응하는 데이터가 로직'하이'(High)인 경우, 정 로컬 입/출력 라인(LIO)은 로직'로우'(Low)로 균등화되고, 부 로컬 입/출력 라인(LIOB)은 로직'하이'(High)로 균등화된다.
따라서, 반도체 메모리 장치 외부에서 제1 셀 영역(100)에 구비된 다수의 셀(CELLI<1_1:N_M>)에 임의의 데이터를 저장할 때에는 그 레벨이 반전되는 과정없이 그대로 저장될 수 있지만, 반도체 메모리 장치 외부에서 제2 셀 영역(120)에 구비된 다수의 셀(CELLJ<1_1:N_M>)에 임의의 데이터를 저장할 때에는 그 레벨이 반전 되는 과정을 거치면서 저장되게 된다.
전술한 바와 같이 종래기술에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치는 로우 어드레스(ROW_ADDR)에 대응하여 활성화되는 워드 라인이 제1 셀 영역(100)과 제2 셀 영역(120) 중 어느 셀 영역에 속해있느냐에 따라 외부 데이터의 논리레벨과 내부 셀(CELLI<1_1:M_N>, CELLJ<1_1:M_N>)에 리드/라이트되는 데이터의 논리레벨이 동일할 수도 있고 서로 상반될 수도 있다는 것을 알 수 있다.
그런데, 전술한 종래기술에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치에서 번 인 테스트(burn in test)를 수행하여 내부 셀(CELLI<1_1:M_N>, CELLJ<1_1:M_N>)의 모든 데이터를 로직'하이'(High)로 만든다던가 로직'로우'(Low)로 만든다던가 하는 동작을 수행해야 할 때, 외부에서 단순히 로직'하이'(High)의 데이터나 로직'로우'(Low)의 데이터를 무조건 라이트한다고 해도 실제로 내부 셀(CELLI<1_1:M_N>, CELLJ<1_1:M_N>)에 저장되는 데이터는 로직'하이'(High)나 로직'로우'(Low)가 아닌 상태가 되는 문제가 발생할 수 있다.
사실 이러한 문제는, 제1 셀 영역(100)에 속한 다수의 워드 라인(WLI<1:N>)과 제2 셀 영역(120)에 속한 다수의 워드 라인(WLJ<1:N>)이 명확하게 구별되는 상황에서는 로우 어드레스(ROW_ADDR)에 따라 적절히 외부에서 리드 또는 라이트 하는 데이터의 논리레벨을 변동시켜주면 쉽게 해결할 수 있다.
하지만, 제1 셀 영역(100)에 속한 다수의 워드 라인(WLI<1:N>) 중 일부 워드 라인에서 불량이 발생하여 대체되는 리던던시 워드라인이 제2 셀 영역(120)에 속하는 경우나 제2 셀 영역(120)에 속한 다수의 워드 라인(WLJ<1:N>) 중 일부 워드 라 인에서 불량이 발생하여 대체되는 리던던시 워드라인이 제1 셀 영역(100)에 속하는 경우같이 케이스 바이 케이스마다 예측할 수 없는 방향으로 제1 셀 영역(100)과 제2 셀 영역(120)에 각각 속하는 워드 라인이 서로 뒤죽박죽되는 경우에는 케이스 바이 케이스마다 로우 어드레스(ROW_ADDR)를 확인하여 외부에서 리드 또는 라이트하는 데이터의 논리레벨을 변경하기가 실질적으로 불가능하므로 정상적인 테스트를 수행할 수 없는 문제가 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 오픈 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 입/출력되는 데이터를 로우 어드레스에 따라 자동으로 스크램블(scramble)해주는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 글로벌 라인의 데이터를 로우 어드레스에 따라 선택적으로 반전하여 정 로컬 라인 및 부 로컬 라인으로 차동 구동하기 위한 로컬 라인 구동부; 상기 정 로컬 라인 및 상기 부 로컬 라인의 데이터를 상기 로우 어드레스에 따라 선택적으로 반전하여 상기 글로벌 라인으로 구동하기 위한 글로벌 라인 구동부; 상기 로우 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 정 로컬 라인의 데이터가 균등화되도록 하는 제1 셀 영역; 및 상기 로우 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 부 로컬 라인의 데이터가 균등화되도록 하는 제2 셀 영역를 구비하는 반도체 메모리 장치를 제공한다.
또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 반전제어신호에 응답하여 글로벌 라인의 데이터를 선택적으로 반전하기 위한 글로벌 데이터 반전제어부; 상기 글로벌 데이터 반전제어부의 출력데이터에 응 답하여 정 로컬 라인 및 부 로컬 라인을 차동 구동하기 위한 글로벌 데이터 구동부; 상기 반전제어신호에 응답하여 상기 정 로컬 라인 및 상기 부 로컬 라인의 데이터를 선택적으로 반전하기 위한 로컬 데이터 반전제어부; 상기 로컬 데이터 반전제어부의 출력데이터에 응답하여 상기 글로벌 라인을 구동하기 위한 로컬 데이터 구동부; 로우 어드레스에 응답하여 상기 반전제어신호를 생성하기 위한 반전제어신호 생성부; 상기 로우 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 정 로컬 라인의 데이터가 균등화되도록 하는 제1 셀 영역; 및 상기 로우 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 부 로컬 라인의 데이터가 균등화되도록 하는 제2 셀 영역를 구비하는 반도체 메모리 장치를 제공한다.
전술한 본 발명은 오픈 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 입/출력되는 데이터를 로우 어드레스에 따라 자동으로 스크램블(scramble) 해줌으로써 테스트 동작이나 리페어(repair) 동작을 수행하는 과정에 데이터를 스크램블하는 과정이 별도로 적용되지 않아도 쉽고 빠르게 테스트 동작이나 리페어(repair) 동작을 수행할 수 있도록 하는 효과가 있다.
이로 인해, 오픈 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 테스트 동작이나 리페어 동작을 수행하는 시간을 크게 절감할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 도시한 블록 다이어그램이다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시예에 따른 오픈(open) 비트 라인 구조를 갖는 반도체 메모리 장치는, 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COLUMN_ADDR)에 응답하여 내부에 구비된 셀(CELLI<1_1:N_M>)의 데이터와 정 로컬 입/출력 라인(LIO)의 데이터가 균등화(equalization)되도록 하는 제1 셀 영역(200)과, 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COLUMN_ADDR)에 응답하여 내부에 구된 셀(CELLJ<1_1:N_M>)의 데이터와 부 로컬 입/출력 라인(LIOB)의 데이터가 균등화되도록 하는 제2 셀 영역(220)과, 글로벌 입/출력 라인(GIO)의 데이터를 반전제어신호(OPPS_CTRL)에 따라 선택적으로 반전하여 정 로컬 입/출력 라인(LIO) 및 부 로컬 입/출력 라인(LIOB)으로 차동구동하기 위한 로컬 라인 구동부(230, 240)와, 정 로컬 입/출력 라인(LIO) 및 부 로컬 입/출력 라인(LIOB)의 데이터를 반전제어신호(OPPS_CTRL)에 따라 선택적으로 반전하여 글로벌 입/출력 라인(GIO)으로 구동하기 위한 글로벌 라인 구동부(250, 260), 및 로우 어드레스(ROW_ADDR)에 응답하여 반전제어신호(OPPS_CTRL)를 생성하기 위한 반전제어신호 생성부(280)를 구비한다.
여기서, 로컬 라인 구동부(230, 240)는, 반전제어신호(OPPS_CTRL)에 응답하여 글로벌 라인(GIO)의 데이터를 선택적으로 반전하기 위한 글로벌 데이터 반전제어부(230), 및 글로벌 데이터 반전제어부(230)의 출력데이터(GIO_OPC)를 정 로컬 라인(LIO) 및 부 로컬 라인(LIOB)으로 차동 구동하기 위한 글로벌 데이터 구동부(240)를 구비한다.
이때, 글로벌 데이터 반전제어부(230)는, 반전제어신호(OPPS_CTRL)의 활성화구간에서 글로벌 라인(GIO)의 데이터를 반전시키고, 반전제어신호(OPPS_CTRL)의 비활성화구간에서 글로벌 라인(GIO)의 데이터를 반전시키지 않는다.
또한, 글로벌 데이터 구동부(240)는, 글로벌 데이터 반전제어부(230)의 출력데이터(GIO_OPC)를 정 로컬 라인(LIO)에 그대로 구동하고, 글로벌 데이터 반전제어부(230)의 출력데이터(GIO_OPC)를 부 로컬 라인(LIOB)에 반전구동한다.
그리고, 글로벌 라인 구동부(250, 260)는, 반전제어신호(OPPS_CTRL)에 응답하여 정 로컬 라인(LIO) 및 부 로컬 라인(LIOB)의 데이터를 선택적으로 반전하기 위한 로컬 데이터 반전제어부(250), 및 로컬 데이터 반전제어부(250)의 출력데이터(LIO_OPC, LIOB_OPC)를 글로벌 라인(GIO)으로 구동하기 위한 로컬 데이터 구동부(260)를 구비한다.
이때, 로컬 데이터 반전제어부(250)는, 반전제어신호(OPPS_CTRL)의 활성화구 간에서 정 로컬 라인(LIO) 및 부 로컬 라인(LIOB)의 데이터를 반전시키고, 반전제어신호(OPPS_CTRL)의 비활성화구간에서 정 로컬 라인(LIO) 및 부 로컬 라인(LIO)의 데이터를 반전시키지 않는다.
또한, 로컬 데이터 구동부(260)는, 로컬 데이터 반전제어부(250)를 통해 출력되는 정 로컬 라인에 대응하는 데이터(LIO_OPC)를 글로벌 라인(GIO)에 그대로 구동하고, 로컬 데이터 반전제어부(250)를 통해 출력되는 부 로컬 라인(LIOB)에 대응하는 데이터(LIOB_OPC)를 글로벌 라인(GIO)에 반전하여 구동한다.
그리고, 반전제어신호 생성부(280)는, 로우 어드레스(ROW_ADDR)의 값에 응답하여 반전제어신호(OPPS_CTRL)의 논리레벨을 결정한다. 이때, 로우 어드레스(ROW_ADDR)의 값은, 로우 어드레스(ROW_ADDR)에 대응하여 선택되는 워드라인이 제1 셀 영역(200)에 속하는지 아니면 제2 셀 영역(220)에 속하는지를 알 수 있는 값이다. 즉, 로우 어드레스(ROW_ADDR)의 값에 따라 반전제어신호(OPPS_CTRL)의 논리레벨을 결정함으로써, 로우 어드레스(ROW_ADDR)에 대응하여 선택되는 워드라인이 제1 셀 영역(200)에 속하는 경우와 제2 셀 영역(220)에 속하는 경우를 구분하는 것이 가능하다.
예를 들면, 로우 어드레스(ROW_ADDR)의 값이 홀수라면 로우 어드레스(ROW_ADDR)에 대응하여 선택되는 워드라인이 제1 셀 영역(200)에 속한다고 볼 수 있으므로 반전제어신호(OPPS_CTRL)를 로직'하이'(High)로 활성화시키고, 로우 어드레스(ROW_ADDR)의 값이 짝수라면 로우 어드레스(ROW_ADDR)에 대응하여 선택되는 워드라인이 제2 셀 영역(220)에 속한다고 볼 수 있으므로 반전제어신호(OPPS_CTRL)를 로직'로우'(Low)로 비활성화시킬 수 있다.
그리고, 제1 셀 영역(200)에는 다수의 워드 라인(WLI<1:N>)과 다수의 정 비트 라인(BL<1:M>)이 포함됨으로써 다수의 워드 라인(WLI<1:N>)과 다수의 정 비트 라인(BL<1:M>)이 교차하는 교점마다 데이터를 저장하기 위한 다수의 셀(CELLI<1_1:N_M>)이 구비된다.
이때, 로우 어드레스(ROW_ADDR)에 응답하여 제1 셀 영역(200)에 포함되어 있는 다수의 워드 라인(WLI<1:N>) 중 어느 하나의 워드 라인이 선택되게 되면, 선택된 워드 라인에 접속되어 있는 다수의 셀(CELLI<1:M>)에 리드되거나 라이트 되어야할 데이터가 다수의 정 비트 라인(BL<1:M>)을 통해 입/출력된다.
마찬가지로, 제2 셀 영역(220)에는 다수의 워드 라인(WLJ<1:N>)과 다수의 부 비트 라인(BLB<1:M>)이 포함됨으로써 다수의 워드 라인(WLJ<1:N>)과 다수의 부 비트 라인(BLB<1:M>)이 교차하는 교점마다 데이터를 저장하기 위한 다수의 셀(CELLJ<1_1:N_M>)이 구비된다.
이때, 로우 어드레스(ROW_ADDR)에 응답하여 제2 셀 영역(220)에 포함되어 있는 다수의 워드 라인(WLJ<1:N>) 중 어느 하나의 워드 라인이 선택되게 되면, 선택된 워드 라인에 접속되어 있는 다수의 셀(CELLJ<1:M>)에 리드되거나 라이트 되어야할 데이터가 다수의 부 비트 라인(BLB<1:M>)을 통해 입/출력된다.
참고로, 제1 셀 영역(200)과 제2 셀 영역(220)에 각각 포함되는 다수의 워드라인(WLI<1:N>, WLJ<1:N>)은, 동일한 로우 어드레스(ROW_ADDR)에 응답하여 선택되므로 제1 셀 영역(200)과 제2 셀 영역(220)에서 동시에 워드 라인이 선택될 수 없 다. 즉, 제1 셀 영역(200)에서 다수의 워드 라인(WLI<1:N>) 중 어느 하나의 워드 라인이 선택되는 경우 제2 셀 영역(220)에서는 다수의 워드 라인(WLJ<1:N>)이 모두 선택되지 않는다. 마찬가지로, 제2 셀 영역(220)에서 다수의 워드 라인(WLJ<1:N>) 중 어느 하나의 워드 라인이 선택되는 경우 제1 셀 영역(200)에서는 다수의 워드 라인(WLI<1:N>)이 모두 선택되지 않는다.
종합해보면, 제1 셀 영역(200)과 제2 셀 영역(220)은 로우 어드레스(ROW_ADDR)에 대응하는 워드 라인의 위치가 다를 뿐이며 그 구성이나 동작은 동일하다. 다만, 제1 셀 영역(200)과 제2 셀 영역(220)으로 나뉘어지는 것으로 인해 제1 셀 영역(200)에서는 다수의 정 비트 라인(BL<1:M>)을 통해 내부에 구비된 다수의 셀(CELLI<1_1:N_M>)로 데이터를 입/출력하게 되고, 제2 셀 영역(220)에서는 다수의 부 비트 라인(BLB<1:M>)을 통해 내부에 구비된 다수의 셀(CELLJ<1_1:N_M>)로 데이터를 입/출력하게 된다.
따라서, 제1 셀 영역(200)에 대응하는 다수의 정 비트 라인(BL<1:M>)을 통해 입/출력된 데이터와 제2 셀 영역(220)에 대응하는 다수의 부 비트 라인(BLB<1:M>)을 통해 입/출력되는 데이터가 정 로컬 입/출력 라인(LIO) 및 부 로컬 입/출력 라인(LIOB)과 균등화(equalizer)되는 방식도 서로 반대가 된다.
즉, 제1 셀 영역(200)에 대응하는 다수의 정 비트 라인(BL<1:M>)을 통해 입/출력된 데이터 중 컬럼 어드레스(COLUMN_ADDR)에 대응하는 데이터는 정 로컬 입/출력 라인(LIO)과는 그대로 균등화되지만, 부 로컬 입/출력 라인(LIOB)과는 서로 반대의 위상으로 균등화된다.
반면, 제2 셀 영역(220)에 대응하는 다수의 부 비트 라인(BLB<1:M>)을 통해 입/출력되는 데이터 중 컬럼 어드레스(COLUMN_ADDR)에 대응하는 데이터는 정 로컬 입/출력 라인(LIO)과는 서로 반대의 위상으로 균등화되고, 부 로컬 입/출력 라인(LIOB)과는 그대로 균등화된다.
예를 들면, 제1 셀 영역(200)에 대응하는 다수의 정 비트 라인(BL<1:M>)을 통해 입/출력된 데이터 중 컬럼 어드레스(COLUMN_ADDR)에 대응하는 데이터가 로직'하이'(High)인 경우, 정 로컬 입/출력 라인(LIO)은 로직'하이'(High)로 균등화되고, 부 로컬 입/출력 라인(LIOB)은 로직'로우'(Low)로 균등화된다.
하지만, 제2 셀 영역(220)에 대응하는 다수의 부 비트 라인(BLB<1:M>)을 통해 입/출력되는 데이터 중 컬럼 어드레스(COLUMN_ADDR)에 대응하는 데이터가 로직'하이'(High)인 경우, 정 로컬 입/출력 라인(LIO)은 로직'로우'(Low)로 균등화되고, 부 로컬 입/출력 라인(LIOB)은 로직'하이'(High)로 균등화된다.
따라서, 반도체 메모리 장치 외부에서 제1 셀 영역(200)에 구비된 다수의 셀(CELLI<1_1:N_M>)에 임의의 데이터를 입/출력할 때에는 그 레벨이 반전되는 과정없이 그대로 입/출력될 수 있지만, 반도체 메모리 장치 외부에서 제2 셀 영역(220)에 구비된 다수의 셀(CELLJ<1_1:N_M>)에 임의의 데이터를 입/출력할 때에는 그 레벨이 반전되는 과정을 거치면서 입/출력되게 된다.
이렇게, 본 발명의 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치에서도 종래기술에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치와 마찬가지로 로우 어드레스(ROW_ADDR)에 대응하여 활성화되는 워드 라인이 제1 셀 영역(200)과 제2 셀 영역(220) 중 어느 셀 영역에 속해있느냐에 따라 외부 데이터가 내부 셀(CELLI<1_1:M_N>, CELLJ<1_1:M_N>)에 리드/라이트되는 과정에서 데이터의 논리레벨이 반전되는 과정이 발생할 수도 있고 데이터의 논리레벨이 반전되지 않는 과정이 발생할 수도 있다.
이때, 본 발명의 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치에서는, 반전제어신호 생성부(280)와 글로벌 데이터 반전제어부(230) 및 로컬 데이터 반전제어부(250)를 통해 외부 데이터가 입/출력되어야 하는 내부 셀이 제1 셀 영역(200)에 속하는지 아니면 제2 셀 영역(220)에 속하는지에 따라 미리 위상을 반전시키는 과정이 추가됨으로써, 로우 어드레스(ROW_ADDR)에 대응하여 활성화되는 워드 라인이 제1 셀 영역(200)에 속해있든 제2 셀 영역(220)에 속해있든 상관없이 외부 데이터의 논리레벨과 내부 셀(CELLI<1_1:M_N>, CELLJ<1_1:M_N>)에 리드/라이트되는 데이터의 논리레벨이 항상 같은 상태를 유지하도록 할 수 있다.
구체적으로, 로우 어드레스(ROW_ADDR)에 대응하여 활성화되는 워드 라인이 제1 셀 영역(200)에 속해있는 경우라면, 외부 데이터가 내부 셀(CELLI<1_1:M_N>)에 입/출력되는 과정에서 논리레벨이 반전될 필요가 없는 상태이므로 반전제어신호 생성부(280)에서 로직'로우'(Low)로 비활성화된 상태의 반전제어신호(OPPS_CTRL)가 출력되고, 그에 따라, 글로벌 데이터 반전제어부(230) 및 로컬 데이터 반전제어부(250)는 입/출력되는 글로벌 데이터(GIO) 및 로컬 데이터(LIO, LIOB)의 위상을 반전하지 않고 그대로 출력해줌으로써 외부 데이터의 논리레벨과 내부 셀(CELLI<1_1:M_N>)에 리드/라이트되는 데이터의 논리레벨이 같은 상태를 유지하도 록 한다.
그리고, 로우 어드레스(ROW_ADDR)에 대응하여 활성화되는 워드 라인이 제2 셀 영역(220)에 속해있는 경우라면, 외부 데이터가 내부 셀(CELLJ<1_1:M_N>)에 입/출력되는 과정에서 논리레벨이 반전되어야 하는 상태이므로 반전제어신호 생성부(280)에서 로직'하이'(High)로 활성화된 상태의 반전제어신호(OPPS_CTRL)가 출력되고, 그에 따라, 글로벌 데이터 반전제어부(230) 및 로컬 데이터 반전제어부(250)는 입/출력되는 글로벌 데이터(GIO) 및 로컬 데이터(LIO, LIOB)의 위상을 반전하여 출력해줌으로써 외부 데이터의 논리레벨과 내부 셀(CELLJ<1_1:M_N>)에 리드/라이트되는 데이터의 논리레벨이 같은 상태를 유지하도록 하게 된다.
참고로, 로우 어드레스(ROW_ADDR)에 대응하여 활성화되는 워드 라인이 제2 셀 영역(220)에 속해있는 경우에서 글로벌 데이터 반전제어부(230) 및 로컬 데이터 반전제어부(250)가 입/출력되는 글로벌 데이터(GIO) 및 로컬 데이터(LIO, LIOB)의 위상을 반전해주는 동작이 의미하는 것은, 제2 셀 영역(220)에 속한 다수의 셀(CELLJ<1_1:M_N>)에 데이터가 입/출력될 때에는 자동으로 데이터를 반전하는 현상이 발생하는데, 이때, 글로벌 데이터 반전제어부(230) 및 로컬 데이터 반전제어부(250)에서 외부 데이터의 위상을 미리 반전해 주었으므로 제2 셀 영역(220)에 속한 다수의 셀(CELLJ<1_1:M_N>)에 입/출력되는 데이터의 논리레벨은 외부 데이터의 논리레벨과 같은 상태가 될 수 있다.
즉, 로우 어드레스(ROW_ADDR)에 대응하여 활성화되는 워드 라인이 제2 셀 영역(220)에 속해있는 경우에서 내부 셀(CELLJ<1_1:M_N>)에 입/출력되는 데이터는 외 부 데이터가 반전에 반전을 거쳐 입/출력되는 상태가 되므로, 항상 외부 데이터의 논리레벨과 내부 셀(CELLJ<1_1:M_N>)에 리드/라이트되는 데이터의 논리레벨이 같은 상태를 유지할 수 있게 된다.
도 3a는 도 2a 및 도 2b에 도시된 본 발명의 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 구성요소 중 글로벌 데이터 반전제어부를 상세히 도시한 회로도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 오픈(open) 비트 라인 구조를 갖는 반도체 메모리 장치의 구성요소 중 글로벌 데이터 반전제어부(230)는, 반전제어신호(OPPS_CTRL)를 입력받아 그 위상을 반전하여 출력하기 위한 제1인버터(INV1)와, 글로벌 입/출력 라인(GIO)에 실린 데이터를 입력받아 그 위상을 반전하여 출력하기 위한 제2인버터(INV2)와, 제1인버터(INV1)의 출력신호를 정 입력단으로 인가받고 반전제어신호(OPPS_CTRL)를 부 입력단으로 인가받아 글로벌 입/출력 라인(GIO)에 실린 데이터를 전달(GIO_OPC)하는 것을 제어하기 위한 제1전달게이트(TG1), 및 반전제어신호(OPPS_CTRL)를 정 입력단으로 인가받고 제1인버터(INV1)의 출력신호를 부 입력단으로 인가받아 제2인버터(INV2)의 출력신호를 전달(GIO_OPC)하는 것을 제어하기 위한 제2전달게이트(TG2)를 구비한다.
즉, 반전제어신호(OPPS_CTRL)가 로직'하이'(High)로 활성화된 상태에서는 제2인버터(INV2)를 통해 글로벌 라인(GIO)에 실린 데이터의 위상을 반전한 데이터를 출력(GIO_OPC)한다.
그리고, 반전제어신호(OPPS_CTRL)가 로직'로우'(Low)로 비활성화된 상태에서는 글로벌 라인(GIO)에 실린 데이터를 반전하지 않고 그대로 출력(GIO_OPC)한다.
도 3b는 도 2a 및 도 2b에 도시된 본 발명의 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 구성요소 중 로컬 데이터 반전제어부를 상세히 도시한 회로도이다.
도 3b를 참조하면, 본 발명의 실시예에 따른 오픈(open) 비트 라인 구조를 갖는 반도체 메모리 장치의 구성요소 중 로컬 데이터 반전제어부(250)는, 반전제어신호(OPPS_CTRL)를 입력받아 그 위상을 반전하여 출력하기 위한 인버터(INV3)와, 인버터(INV3)의 출력신호를 정 입력단으로 인가받고 반전제어신호(OPPS_CTRL)를 부 입력단으로 인가받아 정 로컬 라인(LIO)에 실린 데이터를 정 출력 로컬 라인(LIO_OPC)에 전달하는 것을 제어하기 위한 제1전달게이트(TG3)와, 반전제어신호(OPPS_CTRL)를 정 입력단으로 인가받고 인버터(INV3)의 출력신호를 부 입력단으로 인가받아 부 로컬 라인(LIOB)에 실린 데이터를 정 출력 로컬 라인(LIO_OPC)에 전달하는 것을 제어하기 위한 제2전달게이트(TG4)와, 인버터(INV3)의 출력신호를 정 입력단으로 인가받고 반전제어신호(OPPS_CTRL)를 부 입력단으로 인가받아 정 로컬 라인(LIO)에 실린 데이터를 부 출력 로컬 라인(LIOB_OPC)에 전달하는 것을 제어하기 위한 제3전달게이트(TG5), 및 반전제어신호(OPPS_CTRL)를 정 입력단으로 인가받고 인버터(INV3)의 출력신호를 부 입력단으로 인가받아 부 로컬 라인(LIOB)에 실 린 데이터를 부 출력 로컬 라인(LIOB_OPC)에 전달하는 것을 제어하기 위한 제4전달게이트(TG6)를 구비한다.
즉, 반전제어신호(OPPS_CTRL)가 로직'하이'(High)로 활성화된 상태에서는 정 로컬 라인(LIO)에 실린 데이터를 부 출력 로컬 라인(LIOB_OPC)에 전달하고, 부 로컬 라인(LIOB)에 실린 데이터를 정 출력 로컬 라인(LIO_OPC)에 전달한다.
그리고, 반전제어신호(OPPS_CTRL)가 로직'로우'(Low)로 비활성화된 상태에서는 정 로컬 라인(LIO)에 실린 데이터를 정 출력 로컬 라인(LIO_OPC)에 전달하고, 부 로컬 라인(LIOB)에 실린 데이터를 부 출력 로컬 라인(LIOB_OPC)에 전달한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 오픈 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 로우 어드레스(ROW_ADDR)에 따라 입/출력되는 외부 데이터의 논리레벨을 자동으로 스크램블(scramble) 해줌으로써, 즉, 로우 어드레스(ROW_ADDR)의 값에 대응하여 입/출력되는 외부 데이터의 논리레벨이 반전되는 동작을 자동으로 제어해줌으로써 테스트 동작이나 리페어(repair) 동작을 수행하는 과정에 데이터를 스크램블하는 과정이 별도로 적용되지 않아도 쉽고 빠르게 테스트 동작이나 리페어(repair) 동작을 수행할 수 있도록 하는 효과가 있다.
이로 인해, 오픈 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 테스트 동작이나 리페어 동작을 수행하는 시간을 크게 절감할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 오픈 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 입/출력되는 데이터를 스크램블(scramble)하는 회로가 제시되었지만, 폴디드(folded) 비트 라인 형태로 이루어진 셀 영역을 포함하는 반도체 메모리 장치에서 입/출력되는 데이터를 스크램블(scramble)하는 경우도 본원발명의 범주에 포함된다.
전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 도시한 블록 다이어그램.
도 2a 및 도 2b는 본 발명의 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 도시한 블록 다이어그램.
도 3a는 도 2a 및 도 2b에 도시된 본 발명의 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 구성요소 중 글로벌 데이터 반전제어부를 상세히 도시한 회로도.
도 3b는 도 2a 및 도 2b에 도시된 본 발명의 실시예에 따른 오픈 비트 라인 구조를 갖는 반도체 메모리 장치의 구성요소 중 로컬 데이터 반전제어부를 상세히 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 제1 셀 영역 120, 220 : 제2 셀 영역
140 : 로컬 라인 구동부 160 : 글로벌 라인 구동부
230 : 글로벌 데이터 반전제어부 240 : 글로벌 데이터 구동부
250 : 로컬 데이터 반전제어부 260 : 로컬 데이터 구동부

Claims (11)

  1. 글로벌 라인의 데이터를 로우 어드레스에 따라 선택적으로 반전하여 정 로컬 라인 및 부 로컬 라인으로 차동 구동하기 위한 로컬 라인 구동부;
    상기 정 로컬 라인 및 상기 부 로컬 라인의 데이터를 상기 로우 어드레스에 따라 선택적으로 반전하여 상기 글로벌 라인으로 구동하기 위한 글로벌 라인 구동부;
    상기 로우 어드레스 및 컬럼 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 정 로컬 라인의 데이터가 균등화되도록 하는 제1 셀 영역; 및
    상기 로우 어드레스 및 컬럼 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 부 로컬 라인의 데이터가 균등화되도록 하는 제2 셀 영역
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 로컬 라인 구동부는,
    상기 로우 어드레스에 응답하여 상기 글로벌 라인의 데이터를 선택적으로 반전하기 위한 글로벌 데이터 반전제어부; 및
    상기 글로벌 데이터 반전제어부의 출력신호를 상기 정 로컬 라인 및 상기 부 로컬 라인으로 차동 구동하기 위한 글로벌 데이터 구동부를 구비하는 반도체 메모 리 장치.
  3. 제2항에 있어서,
    상기 글로벌 데이터 구동부는,
    상기 글로벌 데이터 반전제어부의 출력데이터를 상기 정 로컬 라인에 그대로 구동하고,
    상기 글로벌 데이터 반전제어부의 출력데이터를 상기 부 로컬 라인에 반전구동하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 글로벌 라인 구동부는,
    상기 로우 어드레스에 응답하여 상기 정 로컬 라인 및 부 로컬 라인의 데이터를 선택적으로 반전하기 위한 로컬 데이터 반전제어부; 및
    상기 로컬 데이터 반전제어부의 출력데이터를 상기 글로벌 라인으로 구동하기 위한 로컬 데이터 구동부를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 로컬 데이터 구동부는,
    상기 로컬 데이터 반전제어부를 통해 출력되는 상기 정 로컬 라인에 대응하는 데이터를 상기 글로벌 라인에 그대로 구동하고,
    상기 로컬 데이터 반전제어부를 통해 출력되는 상기 부 로컬 라인에 대응하는 데이터를 상기 글로벌 라인에 반전하여 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 반전제어신호에 응답하여 글로벌 라인의 데이터를 선택적으로 반전하기 위한 글로벌 데이터 반전제어부;
    상기 글로벌 데이터 반전제어부의 출력데이터에 응답하여 정 로컬 라인 및 부 로컬 라인을 차동 구동하기 위한 글로벌 데이터 구동부;
    상기 반전제어신호에 응답하여 상기 정 로컬 라인 및 상기 부 로컬 라인의 데이터를 선택적으로 반전하기 위한 로컬 데이터 반전제어부;
    상기 로컬 데이터 반전제어부의 출력데이터에 응답하여 상기 글로벌 라인을 구동하기 위한 로컬 데이터 구동부;
    로우 어드레스에 응답하여 상기 반전제어신호를 생성하기 위한 반전제어신호 생성부;
    상기 로우 어드레스 및 컬럼 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 정 로컬 라인의 데이터가 균등화되도록 하는 제1 셀 영역; 및
    상기 로우 어드레스 및 컬럼 어드레스에 응답하여 내부에 구비된 셀의 데이터와 상기 부 로컬 라인의 데이터가 균등화되도록 하는 제2 셀 영역
    를 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 글로벌 데이터 구동부는,
    상기 글로벌 데이터 반전제어부의 출력데이터를 상기 정 로컬 라인에 그대로 구동하고,
    상기 글로벌 데이터 반전제어부의 출력데이터를 상기 부 로컬 라인에 반전구동하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 로컬 데이터 구동부는,
    상기 로컬 데이터 반전제어부를 통해 출력되는 상기 정 로컬 라인에 대응하는 데이터를 상기 글로벌 라인에 그대로 구동하고,
    상기 로컬 데이터 반전제어부를 통해 출력되는 상기 부 로컬 라인에 대응하는 데이터를 상기 글로벌 라인에 반전하여 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 반전제어신호 생성부는,
    상기 로우 어드레스 값이 홀수일 때 상기 반전제어신호를 활성화시키고, 상기 로우 어드레스 값이 짝수일 때 상기 반전제어신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 글로벌 데이터 반전제어부는,
    상기 반전제어신호의 활성화구간에서 상기 글로벌 라인의 데이터를 반전시키고,
    상기 반전제어신호의 비활성화구간에서 상기 로컬 라인의 데이터를 반전시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 로컬 데이터 반전제어부는,
    상기 반전제어신호의 활성화구간에서 상기 정 로컬 라인 및 부 로컬 라인의 데이터를 반전시키고,
    상기 반전제어신호의 비활성화구간에서 상기 정 로컬 라인 및 부 로컬 라인의 데이터를 반전시키지 않는 것을 특징으로 하는 반도체 메모리 장치.
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