JP2008146727A - 半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】センスアンプとビット線を同電位にプリチャージするタイプの半導体記憶装置において、センスアンプに流れる欠陥電流を低減する。
【解決手段】センスアンプＳＡと、ビット線対ＢＬＴ，ＢＬＢと、センスアンプＳＡとビット線対ＢＬＴ，ＢＬＢとの間に設けられたトランスファースイッチＳＷと、センスアンプＳＡとビット線対ＢＬＴ，ＢＬＢを同電位にプリチャージするプリチャージ回路ＰＣと、制御回路ＣＴＬとを備える。制御回路ＣＴＬは、データの書き込み又は読み出しを行う前の状態においては、トランスファースイッチＳＷをオフ状態とし、ビット線対ＢＬＴ，ＢＬＢを介してデータの書き込み又は読み出しを行う場合は、トランスファースイッチＳＷをオンさせる。これにより、ワード線ＷＬとビット線ＢＬがショートしている場合であっても、センスアンプＳＡに流れる欠陥電流が低減される。
【選択図】図１

Description

本発明は半導体記憶装置及びその制御方法に関し、特に、センスアンプとビット線との間にトランスファースイッチが設けられた半導体記憶装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大しているが、微細化が進むに連れ、１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは、通常、冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。

ＤＲＡＭの場合、欠陥の種類としては、情報保持時間が規定値（ｔ_ＲＥＦ）に満たないリフレッシュ欠陥のほか、製造不良によってワード線とビット線がショートしているショート不良などが存在する。リフレッシュ欠陥については、欠陥のあるメモリセルを冗長メモリセルに置き換えることによって、当該アドレスを救済することができる。一方、ワード線とビット線がショートしているケースでは、欠陥ワード線を冗長ワード線に置き換えるとともに、欠陥ビット線を冗長ビット線に置き換える必要がある。

このようなアドレス置換が行われると、欠陥ワード線や欠陥ビット線には有効なアドレスが割り当てられなくなることから、これらに対応するメモリセルがアクセスされることはない。つまり、欠陥ワード線は常に非活性レベルに維持され、どのようなアドレスが供給されても、活性レベルには変化しなくなる。

しかしながら、欠陥ビット線に対してもプリチャージ動作は行われるため、ワード線とビット線がショートしていると、プリチャージレベルにある欠陥ビット線から非活性レベルにある欠陥ワード線に向かって電流が流れることになる。このため、チップ全体の消費電力が増大するという問題があった。

このような欠陥電流を低減させる方法として、ビット線プリチャージ回路に電流制限素子を付加する方法が提案されている（特許文献１参照）。しかしながら、ビット線プリチャージ回路に電流制限素子を付加すると、ワード線とショートしているビット線は、常にワード線の非活性レベルに保たれるため、センスアンプを構成するＰチャンネルＭＯＳトランジスタが僅かにオンしてしまう。その結果、ワード線からビット線に流れる欠陥電流については減少するものの、センスアンプを介した欠陥電流が発生するという問題があった。同様の理由から、ビット線とローカルＩ／Ｏ線とを接続するトランジスタにも欠陥電流が流れてしまう。

このような問題は、ワード線の非活性レベルがグランドレベル未満に設定される場合において、特に顕著となる。

他方、シェアードセンス型のＤＲＡＭなどにおいては、センスアンプとビット線対との間にトランスファースイッチが設けられることがある。しかしながら、センスアンプとビット線対を同電位にプリチャージするタイプの半導体記憶装置においては、ビット線側からセンスアンプ内をプリチャージする構成が主に採用されることから、非アクセス時は常にトランスファースイッチをオン状態としておく必要がある。このため、このようなタイプの半導体記憶装置においても、トランスファースイッチを介してセンスアンプへ欠陥電流が流れ続けるという問題があった。

尚、特許文献２に記載されているように、センスアンプとビット線対を異なる電位にプリチャージするタイプの半導体記憶装置においては、非アクセス時においてトランスファースイッチがオフ状態とされることから、センスアンプには欠陥電流がほとんど流れない。しかしながら、このようなタイプの半導体記憶装置は、制御が複雑であるとともに、センス動作が遅いという問題がある。
特開２００５−２４３１５８号公報 特開２００２−１５７８８５号公報

したがって、本発明は、センスアンプとビット線を同電位にプリチャージするタイプの半導体記憶装置において、センスアンプに流れる欠陥電流を低減することを目的とする。

本発明の一側面による半導体記憶装置は、センスアンプと、前記センスアンプに接続されたビット線対と、前記センスアンプと前記ビット線対との間に設けられたトランスファースイッチと、前記センスアンプと前記ビット線対を同電位にプリチャージするプリチャージ回路と、少なくとも前記トランスファースイッチ及び前記プリチャージ回路を制御する制御回路とを備え、前記制御回路は、データの書き込み又は読み出しを行う前の状態においては、前記トランスファースイッチをオフ状態とし、前記ビット線対を介してデータの書き込み又は読み出しを行う場合は、前記トランスファースイッチをオンさせることを特徴とする。

本発明の一側面による半導体記憶装置の製造方法は、センスアンプと、前記センスアンプに接続されたビット線対と、前記センスアンプと前記ビット線対との間に設けられたトランスファースイッチと、前記センスアンプと前記ビット線対を同電位にプリチャージするプリチャージ回路とを備える半導体記憶装置の制御方法であって、データの書き込み又は読み出しを行う前の状態においては、前記トランスファースイッチをオフ状態とし、前記ビット線対を介してデータの書き込み又は読み出しを行う場合は、前記トランスファースイッチをオンさせることを特徴とする。

本発明において、「データの書き込み又は読み出し」とは、実際にデータの入出力を伴わないリフレッシュ動作を含む意である。

本発明では、データの書き込み又は読み出しを行う前の状態において、トランスファースイッチがオフ状態とされることから、センスアンプ内をビット線対と同電位にプリチャージする必要が生じる。これを実現する方法としては、ビット線対に接続されたプリチャージ回路を活性状態から非活性状態に変化させる前にトランスファースイッチをオンさせる方法が挙げられる。或いは、センスアンプ内に別のプリチャージ回路を接続する方法も挙げられる。尚、センスアンプ内に接続したプリチャージ回路については、電流制限素子が不要であり、占有面積の増大は最小限に抑えられる。

本発明によれば、データの書き込み又は読み出しを行う前の状態において、トランスファースイッチをオフ状態としていることから、製造不良によってワード線とビット線がショートしている場合であっても、センスアンプに流れる欠陥電流を大幅に低減することが可能となる。しかも、プリチャージ回路によってセンスアンプとビット線対とが同電位にプリチャージされることから、簡単な制御によって高速なセンス動作を行うことが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置の主要部の構成を示す回路図である。

本実施形態による半導体記憶装置は、シェアードセンス型のＤＲＡＭである。図１に示すように、センスアンプＳＡ１にはビット線対ＢＬＴ１，ＢＬＢ１とビット線対ＢＬＴ２，ＢＬＢ２が接続されており、センスアンプＳＡ２にはビット線対ＢＬＴ３，ＢＬＢ３とビット線対ＢＬＴ４，ＢＬＢ４が接続されている。本明細書においては、これらビット線を単にビット線ＢＬと総称することがある。

センスアンプＳＡ１とビット線対ＢＬＴ１，ＢＬＢ１との間には、制御信号ＴＧ１によって制御されるトランスファースイッチＳＷ１が設けられている。また、センスアンプＳＡ１とビット線対ＢＬＴ２，ＢＬＢ２との間には、制御信号ＴＧ２によって制御されるトランスファースイッチＳＷ２が設けられている。同様に、センスアンプＳＡ２とビット線対ＢＬＴ３，ＢＬＢ３との間には、制御信号ＴＧ１によって制御されるトランスファースイッチＳＷ３が設けられており、センスアンプＳＡ２とビット線対ＢＬＴ４，ＢＬＢ４との間には、制御信号ＴＧ２によって制御されるトランスファースイッチＳＷ４が設けられている。このように、トランスファースイッチＳＷ１とＳＷ３は共通の制御信号ＴＧ１によってオン・オフが制御され、トランスファースイッチＳＷ２とＳＷ４は共通の制御信号ＴＧ２によってオン・オフが制御される。

これらビット線ＢＬは複数のワード線ＷＬ１〜ＷＬ４と交差しており、所定の交点にはメモリセルＭＣが接続されている。本実施形態による半導体記憶装置はＤＲＡＭであるため、メモリセルＭＣは１トランジスタ・１キャパシタ構成を有している。

図１に示すように、各ビット線対にはそれぞれプリチャージ回路ＰＣ１〜ＰＣ４が接続されている。プリチャージ回路ＰＣ１〜ＰＣ４は、対応するビット線対をプリチャージ電位ＶＨＶＤにプリチャージするための回路であり、３つのトランジスタと電流制限素子ＬＣによって構成されている。これら３つのトランジスタのゲートにはプリチャージ信号ＰＤＬ１又はＰＤＬ２が供給されており、対応するプリチャージ信号が活性化すると、ビット線対をプリチャージ電位ＶＨＶＤが供給される電源配線に接続するとともに、ビット線対を短絡させる。これにより、プリチャージ信号が活性化すると、対応するビット線対の電位はプリチャージ電位ＶＨＶＤとなる。

プリチャージ信号ＰＤＬ１は、プリチャージ回路ＰＣ１，ＰＣ３に対して共通の信号であり、プリチャージ信号ＰＤＬ２は、プリチャージ回路ＰＣ２，ＰＣ４に対して共通の信号である。

本実施形態では、センスアンプ領域、つまり、トランスファースイッチＳＷ１（ＳＷ３）とトランスファースイッチＳＷ２（ＳＷ４）との間にプリチャージ回路が設けられていない。このため、両方のトランスファースイッチがオフしている状態では、センスアンプをプリチャージすることはできない。図１では、トランスファースイッチＳＷ１とトランスファースイッチＳＷ２との間の配線をセンスアンプ配線対ＳＡＬＴ１，ＳＡＬＢ１と表記し、トランスファースイッチＳＷ３とトランスファースイッチＳＷ４との間の配線をセンスアンプ配線対ＳＡＬＴ２，ＳＡＬＢ２と表記している。

図１に示すように、本例では、領域Ａにおいて、製造不良によりビット線ＢＬＴ２とワード線ＷＬ４が短絡している。このため、ビット線対ＢＬＴ２，ＢＬＢ２は、図示しない冗長ビット線へアドレス置換がされている。同様に、ワード線ＷＬ４についても、図示しない冗長ワード線へアドレス置換がされている。このため、ビット線ＢＬＴ２又はワード線ＷＬ４に繋がるメモリセルＭＣには、有効なアドレスが割り当てられておらず、アクセスされることはない。

センスアンプＳＡ１，ＳＡ２は、センス駆動回路ＳＤによって駆動される。センス駆動回路ＳＤは、低位側駆動配線ＳＡＮに低位側電位ＶＳＳを供給するドライバＴＲＮと、高位側駆動配線ＳＡＰに高位側電位ＶＡＲＹを供給するドライバＴＲＰとを備えている。低位側電位ＶＳＳはメモリセルＭＣに書き込むローレベルの電位であり、高位側電位ＶＡＲＹはメモリセルＭＣに書き込むハイレベルの電位である。これらの中間電位は、プリチャージ電位ＶＨＶＤと一致する。

また、センス駆動回路ＳＤは、低位側駆動配線ＳＡＮと高位側駆動配線ＳＡＰとの間に接続されたイコライザＥＱを有している。イコライザＥＱは、３つのトランジスタによって構成されており、これら３つのトランジスタのゲートにはイコライズ信号ＶＰＳＡが供給されている。イコライズ信号ＶＰＳＡが活性化すると、低位側駆動配線ＳＡＮ及び高位側駆動配線ＳＡＰにプリチャージ電位ＶＨＶＤが供給されるとともに、低位側駆動配線ＳＡＮと高位側駆動配線ＳＡＰが短絡する。

さらに、センスアンプＳＡ１に対応するセンスアンプ領域には、カラムスイッチＹＳＷ１が設けられている。カラムスイッチＹＳＷ１は、カラム選択線ＹＳＥＬ１が活性化すると、センスアンプ配線対ＳＡＬＴ１，ＳＡＬＢ１とローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＮとを接続するスイッチである。同様に、センスアンプＳＡ２に対応するセンスアンプ領域には、カラムスイッチＹＳＷ２が設けられている。カラムスイッチＹＳＷ２は、カラム選択線ＹＳＥＬ２が活性化すると、センスアンプ配線対ＳＡＬＴ２，ＳＡＬＢ２とローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＮとを接続するスイッチである。

尚、上述した各種制御信号は、図１に示す制御回路ＣＴＬによって生成される。

以上が本実施形態による半導体記憶装置の主要部の構成である。次に、本実施形態による半導体記憶装置の動作について説明する。

図２は、本実施形態による半導体記憶装置の読み出し動作を示すタイミング図である。

まず、データの読み出しを行う前（時刻ｔ１１以前）の期間においては、制御信号ＴＧ１，ＴＧ２がいずれもローレベルに設定される。これにより、トランスファースイッチＳＷ１〜ＳＷ４は全てオフ状態である。この時、プリチャージ信号ＰＤＬ１，ＰＤＬ２はハイレベルであることから、プリチャージ回路ＰＣ１〜ＰＣ４は全て活性状態であり、ビット線ＢＬがプリチャージ電位ＶＨＶＤにプリチャージされている。また、ワード線ＷＬ１〜ＷＬ４は全てローレベルである。

この時、図１に示した領域Ａにおいてビット線ＢＬＴ２とワード線ＷＬ４とが短絡していることから、ビット線ＢＬＴ２からワード線ＷＬ４に欠陥電流が流れることになる。しかしながら、プリチャージ回路ＰＣ２には電流制限素子ＬＣが設けられていることから、ビット線ＢＬＴ２からワード線ＷＬ４に流れる欠陥電流は大幅に制限される。その結果、ビット線ＢＬＴ２の電位は、ほぼワード線ＷＬ４の電位まで低下することになる。

しかしながら、この期間においては、トランスファースイッチＳＷ１〜ＳＷ４は全てオフ状態であることから、センスアンプに欠陥電流が流れることはない。ここで、センスアンプの欠陥電流をより確実に防止するためには、制御信号ＴＧ１，ＴＧ２の電位をワード線ＷＬ１〜ＷＬ４の非活性レベル以下に設定することが好ましい。これは、トランスファースイッチＳＷ１〜ＳＷ４に用いられるトランジスタは、一般にしきい値電圧が低いため、制御信号ＴＧ１，ＴＧ２の電位をワード線ＷＬ１〜ＷＬ４の非活性レベル以下に設定しなければ欠陥電流を十分に阻止することができないからである。また、ワード線ＷＬ１〜ＷＬ４の非活性レベルとしては負電圧（グランド電位未満）が用いられることがあり、この場合は、制御信号ＴＧ１，ＴＧ２の制御電位をグランド電位に設定してもトランスファースイッチＳＷ１〜ＳＷ４を確実にオフさせることができないからである。

尚、この期間においては、トランスファースイッチＳＷ１〜ＳＷ４がオフしていることから、センスアンプＳＡ１，ＳＡ２はプリチャージされず、このため、ビット線対との間で僅かな電位差が生じている可能性がある。

次に、時刻ｔ１１において制御信号ＴＧ１をハイレベルに変化させる。これにより、トランスファースイッチＳＷ１，ＳＷ３がオンする。制御信号ＴＧ２についてはローレベルに維持され、このため、トランスファースイッチＳＷ２，ＳＷ４についてはオフ状態が保たれる。この時、プリチャージ信号ＰＤＬ１，ＰＤＬ２はまだハイレベルであることから、センスアンプ配線対ＳＡＬＴ１，ＳＡＬＢ１は、トランスファースイッチＳＷ１を介してプリチャージされる。同様に、センスアンプ配線対ＳＡＬＴ２，ＳＡＬＢ２は、トランスファースイッチＳＷ３を介してプリチャージされる。これにより、ビット線対とセンスアンプが同電位にプリチャージされる。

次に、時刻ｔ１２においてプリチャージ信号ＰＤＬ１，ＰＤＬ２をローレベルに変化させる。これにより、ビット線ＢＬとセンスアンプＳＡ１，ＳＡ２のプリチャージが終了し、読み出し可能な状態となる。

そして、時刻ｔ１３においてワード線ＷＬ１をハイレベルとする。これにより、対応するメモリセルＭＣがビット線ＢＬＴ１，ＢＬＴ３に接続される。その結果、ビット線対ＢＬＴ１，ＢＬＢ１（ＢＬＴ３，ＢＬＢ３）には、電位差が生じることになる。つまり、対応するメモリセルＭＣにハイレベルのデータが保持されていた場合には、ビット線ＢＬＴ１（ＢＬＴ３）の方が高電位となり、対応するメモリセルＭＣにローレベルのデータが保持されていた場合には、ビット線ＢＬＢ１（ＢＬＢ３）の方が高電位となる。

次に、時刻ｔ１４においてセンスイネーブル信号ＳＥ１，ＳＥ１Ｂを活性化させる。つまり、センスイネーブル信号ＳＥ１をハイレベルとし、センスイネーブル信号ＳＥ１Ｂをローレベルとする。これにより、ビット線対及びセンスアンプ配線対に生じている電位差が増幅される。そして、時刻ｔ１５においてカラム選択線ＹＳＥＬ１が活性化し、ビット線対ＢＬＴ１，ＢＬＢ１を介して読み出された信号が、ローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＮに転送される。

このように、本実施形態では、データの読み出しを行う前の状態においてトランスファースイッチＳＷ１〜ＳＷ４をオフ状態とし、ビット線対ＢＬＴ１，ＢＬＢ１を介してデータの読み出しを行う際にトランスファースイッチＳＷ１（ＳＷ３）をオンさせている。このため、ショート不良が発生しているビット線ＢＬＴ２がセンスアンプＳＡ１から切断された状態とすることが可能となり、センスアンプＳＡ１を介した欠陥電流の発生を防止することが可能となる。

尚、欠陥が生じているビット線対ＢＬＴ２，ＢＬＢ２やワード線ＷＬ４については、冗長回路によってアドレス置換がされているため、これらに対応するメモリセルＭＣがアクセスされることはない。しかしながら、ビット線対ＢＬＴ２，ＢＬＢ２に対して用いられる制御信号ＴＧ２は、他のビット線対ＢＬＴ４，ＢＬＢ４にも共通に用いられるため、これらに対応するメモリセルＭＣがアクセスされた場合には、制御信号ＴＧ２がハイレベルとなる。この場合、トランスファースイッチＳＷ２がオンすることから、センスアンプＳＡ１に欠陥電流が発生することになる。しかしながら、このような欠陥電流の発生は僅かな期間のみであり、大部分の期間においては発生しない。このため、センスアンプを介した欠陥電流については最小限に抑えることが可能となる。

以上、本実施形態による半導体記憶装置の動作について、データの読み出し動作を例に説明したが、データの書き込み動作時においても同様である。つまり、データの書き込みを行う前の期間においては、トランスファースイッチＳＷ１〜ＳＷ４が全てオフ状態とされ、書き込み対象となるメモリセルＭＣに対応したトランスファースイッチだけが一時的にオン状態とされる。また、実際にデータの入出力を伴わないリフレッシュ時における動作についても同様である。

このように、本実施形態による半導体記憶装置は、データの書き込み及び読み出しを行う前の状態においてトランスファースイッチＳＷ１〜ＳＷ４をオフ状態としていることから、センスアンプを介した欠陥電流の発生を防止することが可能となる。しかも、データの書き込み又は読み出しを行う場合、対応するプリチャージ回路を活性状態から非活性状態に変化させる前に、対応するトランスファースイッチをオンさせていることから、センスアンプ内にプリチャージ回路を設けることなく、センスアンプとビット線対を同電位にプリチャージすることが可能となる。

次に、本発明の好ましい第２の実施形態について説明する。

図３は、本発明の好ましい第２の実施形態による半導体記憶装置の主要部の構成を示す回路図である。

本実施形態による半導体記憶装置は、センスアンプＳＡ１，ＳＡ２内にプリチャージ回路ＰＣ５，ＰＣ６がそれぞれ設けられている点において、上述した第１の実施形態と回路構成が異なる。その他の回路構成については、上述した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

プリチャージ回路ＰＣ５，ＰＣ６は、各ビット線対に接続されたプリチャージ回路ＰＣ１〜ＰＣ４と類似の構成を有しており、図３に示すように、３つのトランジスタによって構成されている。これら３つのトランジスタのゲートにはプリチャージ信号ＰＤＬ３が供給されており、プリチャージ信号ＰＤＬ３が活性化すると、センスアンプＳＡ１，ＳＡ２内がプリチャージ電位ＶＨＶＤにプリチャージされるとともに、センスアンプ配線対が短絡される。したがって、プリチャージ信号ＰＤＬ３が活性化すると、トランスファースイッチＳＷ１〜ＳＷ４の状態にかかわらず、センスアンプＳＡ１，ＳＡ２内の電位はプリチャージ電位ＶＨＶＤとなる。

図４は、本実施形態による半導体記憶装置の読み出し動作を示すタイミング図である。

まず、データの読み出しを行う前の期間においては、プリチャージ信号ＰＤＬ１〜ＰＤＬ３がハイレベルとされる。これにより、プリチャージ回路ＰＣ１〜ＰＣ６が全て活性状態となることから、全てのビット線ＢＬ及びセンスアンプ内がプリチャージ電位ＶＨＶＤにプリチャージされる。この時、上述した第１の実施形態と同様、制御信号ＴＧ１，ＴＧ２はいずれもローレベルである。これにより、トランスファースイッチＳＷ１〜ＳＷ４は全てオフ状態となることから、センスアンプに欠陥電流が流れることはない。本実施形態においても、制御信号ＴＧ１，ＴＧ２の電位はワード線ＷＬ１〜ＷＬ４の非活性レベル以下に設定することが好ましい。

次に、時刻ｔ２１において、制御信号ＴＧ１をハイレベルに変化させるとともに、プリチャージ信号ＰＤＬ１，ＰＤＬ３をローレベルに変化させる。この動作は完全に同時である必要はないが、ほぼ同時に行うことが好ましい。これにより、トランスファースイッチＳＷ１，ＳＷ３がオンし、読み出し可能な状態となる。制御信号ＴＧ２についてはローレベルに維持され、このため、トランスファースイッチＳＷ２，ＳＷ４についてはオフ状態が維持される。

その後の動作は第１の実施形態と同様であり、時刻ｔ２２においてワード線ＷＬ１をハイレベルとし、時刻ｔ２３においてセンスイネーブル信号ＳＥ１，ＳＥ１Ｂを活性化させる。そして、時刻ｔ２４においてカラム選択線ＹＳＥＬ１を活性化させ、読み出したデータをローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＮに転送する。データの書き込み時における動作についても同様であり、実際にデータの入出力を伴わないリフレッシュ時における動作についても同様である。

このように、本実施形態による半導体記憶装置においても、データの書き込み及び読み出しを行う前の状態においてトランスファースイッチＳＷ１〜ＳＷ４をオフ状態としていることから、センスアンプを介した欠陥電流の発生を防止することが可能となる。しかも、本実施形態では、センスアンプ内にプリチャージ回路ＰＣ５，ＰＣ６を設けていることから、時刻ｔ２１において、制御信号とプリチャージ信号をほぼ同時に変化させることが可能となる。これにより、一連のセンス動作を高速且つ簡単に行うことが可能となる。

本実施形態では、センスアンプ内にプリチャージ回路ＰＣ５，ＰＣ６を設けていることから、第１の実施形態に比べてセンスアンプ領域の占有面積が大きくなるが、センスアンプ内に設けるプリチャージ回路ＰＣ５，ＰＣ６には電流制限素子が不要であることから、占有面積の増大を最小限に抑えることが可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施形態では、本発明をＤＲＡＭに適用した場合について説明したが、本発明の対象がＤＲＡＭに限定されるものではなく、センスアンプとビット線との間にトランスファースイッチが設けられた半導体記憶装置であれば、他の種類の半導体記憶装置に適用することも可能である。また、本発明の対象がシェアードセンス型の半導体記憶装置に限定されることもない。

また、上記各実施形態では、データの書き込み及び読み出しを行う前の状態においてトランスファースイッチをオフ状態としているが、特定の条件下においてのみ、当該期間のトランスファースイッチをオフ状態としても構わない。

例えば、低消費電力が求められるセルフリフレッシュ動作時においてのみ、当該期間のトランスファースイッチをオフ状態とすることが考えられる。つまり、通常のデータの書き込み時やデータ読み出し時においては、事前にトランスファースイッチをオン状態とし、セルフリフレッシュ動作時においてのみ、上記各実施形態と同様の動作を行えばよい。これは、特に第１の実施形態のように、センスアンプ内にプリチャージ回路が存在しないタイプにおいて好適である。つまり、通常時においては、事前にトランスファースイッチをオン状態としておくことによりセンス動作の高速化を図ることができ、セルフリフレッシュ動作時においては、事前にトランスファースイッチをオフ状態としておくことにより、消費電力の低減を図ることが可能となる。

さらに、欠陥電流が増大する高温時においてのみ、事前にトランスファースイッチをオフ状態とすることも考えられる。つまり、チップ温度が所定値以下である場合は、事前にトランスファースイッチをオン状態とし、チップ温度が所定値を超えた場合は、上記各実施形態と同様の動作を行えばよい。これも、第１の実施形態のようにセンスアンプ内にプリチャージ回路が存在しないタイプにおいて好適であり、センス速度と消費電力のバランスを図ることが可能となる。

さらに、パーシャルリフレッシュを行う半導体記憶装置の場合には、スタンバイ状態のまま放置されるバンクに対してのみ、上記各実施形態と同様の動作を行っても構わない。

さらに、全てのセルプレートについて上記各実施形態と同様の動作を行うことは必須でない。つまり、ワード線とビット線がショート不良を起こしているセルプレートについては上記各実施形態と同様の動作を行い、その他のセルプレートについては事前にトランスファースイッチをオン状態としても構わない。これによれば、全体としてセンス動作の高速化を図ることが可能となる。

本発明の好ましい第１の実施形態による半導体記憶装置の主要部の構成を示す回路図である。 図１に示す半導体記憶装置の読み出し動作を示すタイミング図である。 本発明の好ましい第２の実施形態による半導体記憶装置の主要部の構成を示す回路図である。 図３に示す半導体記憶装置の読み出し動作を示すタイミング図である。

符号の説明

ＢＬＴ１〜ＢＬＴ４，ＢＬＢ１〜ＢＬＢ４ ビット線
ＣＴＬ 制御回路
ＥＱ イコライザ
ＬＣ 電流制限素子
ＬＩＯＴ，ＬＩＯＮ ローカルＩ／Ｏ線
ＭＣ メモリセル
ＰＣ１〜ＰＣ６ プリチャージ回路
ＰＤＬ１〜ＰＤＬ３ プリチャージ信号
ＳＡ１，ＳＡ２ センスアンプ
ＳＡＬＴ１，ＳＡＬＢ１，ＳＡＬＴ２，ＳＡＬＢ２ センスアンプ配線対
ＳＡＮ 低位側駆動配線
ＳＡＰ 高位側駆動配線
ＳＤ センス駆動回路
ＳＥ１，ＳＥ１Ｂ センスイネーブル信号
ＳＷ１〜ＳＷ４ トランスファースイッチ
ＴＧ１，ＴＧ２ 制御信号
ＴＲＮ，ＴＲＰ ドライバ
ＶＡＲＹ 高位側電位
ＶＨＶＤ プリチャージ電位
ＶＰＳＡ イコライズ信号
ＶＳＳ 低位側電位
ＷＬ１〜ＷＬ４ ワード線
ＹＳＥＬ１，ＹＳＥＬ２ カラム選択線
ＹＳＷ１，ＹＳＷ２ カラムスイッチ

Claims (15)

1. センスアンプと、前記センスアンプに接続された第１のビット線対と、前記センスアンプと前記第１のビット線対との間に設けられた第１のトランスファースイッチと、前記センスアンプと前記第１のビット線対を同電位にプリチャージするプリチャージ回路と、少なくとも前記第１のトランスファースイッチ及び前記プリチャージ回路を制御する制御回路とを備え、
   前記制御回路は、データの書き込み又は読み出しを行う前の状態においては、前記第１のトランスファースイッチをオフ状態とし、前記第１のビット線対を介してデータの書き込み又は読み出しを行う場合は、前記第１のトランスファースイッチをオンさせることを特徴とする半導体記憶装置。
2. 前記第１のビット線対と交差するワード線をさらに備え、前記制御回路は、前記第１のトランスファースイッチの制御電位を前記ワード線の非活性レベル以下に設定することにより、前記第１のトランスファースイッチをオフ状態とすることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記プリチャージ回路は、少なくとも、前記第１のビット線対に接続された第１のプリチャージ回路を含んでいることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１のプリチャージ回路には、プリチャージ電位が供給される電源配線と前記第１のビット線対との間に流れる電流量を制限する電流制限素子が設けられていることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記制御回路は、前記第１のビット線対を介してデータの書き込み又は読み出しを行う場合、前記第１のプリチャージ回路を活性状態から非活性状態に変化させる前に前記第１のトランスファースイッチをオンさせることを特徴とする請求項３又は４に記載の半導体記憶装置。
6. 前記プリチャージ回路は、前記センスアンプに接続された第２のプリチャージ回路をさらに含んでおり、前記第１及び第２のプリチャージ回路のプリチャージ電位が互いに等しいことを特徴とする請求項３又は４に記載の半導体記憶装置。
7. 前記センスアンプに接続された第２のビット線対と、前記センスアンプと前記第２のビット線対との間に設けられた第２のトランスファースイッチとをさらに備え、
   前記プリチャージ回路は、前記センスアンプと前記第２のビット線対を同電位にプリチャージ可能であり、
   前記制御回路は、前記第１又は第２のビット線対を介してデータの書き込み又は読み出しを行う前の状態においては、前記第１及び第２のトランスファースイッチをいずれもオフ状態とし、前記第１のビット線対を介してデータの書き込み又は読み出しを行う場合には、前記第２のトランスファースイッチをオフ状態に維持しつつ前記第１のトランスファースイッチをオンさせ、前記第２のビット線対を介してデータの書き込み又は読み出しを行う場合には、前記第１のトランスファースイッチをオフ状態に維持しつつ前記第２のトランスファースイッチをオンさせることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
8. 前記制御回路は、前記第１のビット線対を介してデータの書き込み又は読み出しを行う場合には、前記第１のプリチャージ回路を活性状態から非活性状態に変化させる前に前記第１のトランスファースイッチをオンさせ、前記第２のビット線対を介してデータの書き込み又は読み出しを行う場合には、前記第２のプリチャージ回路を活性状態から非活性状態に変化させる前に前記第２のトランスファースイッチをオンさせることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記プリチャージ回路は、前記第２のビット線対に接続された第３のプリチャージ回路をさらに含んでおり、前記第１乃至第３のプリチャージ回路のプリチャージ電位が互いに等しいことを特徴とする請求項７又は８に記載の半導体記憶装置。
10. 前記制御回路は、前記第１のビット線対を介してデータの書き込み又は読み出しを行う場合には、前記第１のプリチャージ回路を活性状態から非活性状態に変化させるとほぼ同時に前記第１のトランスファースイッチをオンさせ、前記第２のビット線対を介してデータの書き込み又は読み出しを行う場合には、前記第３のプリチャージ回路を活性状態から非活性状態に変化させるとほぼ同時に前記第２のトランスファースイッチをオンさせることを特徴とする請求項９に記載の半導体記憶装置。
11. 第１及び第２のセンスアンプと、前記第１及び第２のセンスアンプにそれぞれ接続された第１及び第２のビット線対と、前記第１のセンスアンプと前記第１のビット線対との間に設けられた第１のトランスファースイッチと、前記第２のセンスアンプと前記第２のビット線対との間に設けられ、前記第１のトランスファースイッチと共通に制御される第２のトランスファースイッチと、前記第１のセンスアンプと前記第１のビット線対を同電位にプリチャージするとともに、前記第２のセンスアンプと前記第２のビット線対を同電位にプリチャージするプリチャージ回路と、少なくとも前記第１及び第２のトランスファースイッチ並びに前記プリチャージ回路を制御する制御回路とを備え、
    前記第１のビット線対は、冗長ビット線へのアドレス置換により有効なアドレスが割り当てられておらず、
    前記制御回路は、データの書き込み又は読み出しを行う前の状態においては、前記第１及び第２のトランスファースイッチをオフ状態とし、前記第２のビット線対を介してデータの書き込み又は読み出しを行う場合は、前記第１及び第２のトランスファースイッチをオンさせることを特徴とする半導体記憶装置。
12. 前記第１及び第２のビット線対に対してそれぞれ設けられた第１及び第２のワード線をさらに備え、前記第１のビット線対の少なくとも一方と前記第１のワード線は製造不良によりショートしていることを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記第１のセンスアンプに接続された第３のビット線対と、前記第２のセンスアンプに接続された第４のビット線対と、前記第１のセンスアンプと前記第３のビット線対との間に設けられた第３のトランスファースイッチと、前記第２のセンスアンプと前記第４のビット線対との間に設けられ、前記第３のトランスファースイッチと共通に制御される第４のトランスファースイッチとをさらに備え、
    前記制御回路は、前記第２乃至第４のビット線対のいずれかを介してデータの書き込み又は読み出しを行う前の状態においては、前記第１乃至第４のトランスファースイッチをいずれもオフ状態とし、前記第２のビット線対を介してデータの書き込み又は読み出しを行う場合には、前記第３及び第４のトランスファースイッチをオフ状態に維持しつつ前記第１及び第２のトランスファースイッチをオンさせ、前記第３又は第４のビット線対を介してデータの書き込み又は読み出しを行う場合には、前記第１及び第２のトランスファースイッチをオフ状態に維持しつつ前記第３及び第４のトランスファースイッチをオンさせることを特徴とする請求項１１又は１２に記載の半導体記憶装置。
14. センスアンプと、前記センスアンプに接続されたビット線対と、前記センスアンプと前記ビット線対との間に設けられたトランスファースイッチと、前記センスアンプと前記ビット線対を同電位にプリチャージするプリチャージ回路とを備える半導体記憶装置の制御方法であって、
    データの書き込み又は読み出しを行う前の状態においては、前記トランスファースイッチをオフ状態とし、前記ビット線対を介してデータの書き込み又は読み出しを行う場合は、前記トランスファースイッチをオンさせることを特徴とする半導体記憶装置の制御方法。
15. 前記ビット線対を介してデータの書き込み又は読み出しを行う場合、前記プリチャージ回路を活性状態から非活性状態に変化させる前に前記トランスファースイッチをオンさせることを特徴とする請求項１４に記載の半導体記憶装置の制御方法。

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