JPH08190790A

JPH08190790A - 半導体記憶装置

Info

Publication number: JPH08190790A
Application number: JP7016478A
Authority: JP
Inventors: Manabu Tsunozaki; 学角▲ざき▼
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-01-06
Filing date: 1995-01-06
Publication date: 1996-07-23

Abstract

(57)【要約】【目的】本発明の目的は、待機時における消費電流を
容易に低減するための技術を提供することにある。【構成】メモリセルアレイ７４の待機状態において、
シェアードＭＯＳトランジスタ１０５をセンス系制御回
路４１によってオフして、メモリセル側ビット線対１０
３，１０４へのＶｃｃ／２によるプリチャージを行わな
いようにする。それにより、ワード線１２０とメモリセ
ル側ビット線対１０３とが短絡している場合の短絡電流
を低減して、待機時の消費電流の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
には複数のダイナミック型メモリセルをアレイ状に配列
して成る半導体記憶装置に関し、例えばＤＲＡＭ（ダイ
ナミック型・ランダム・アクセス・メモリ）に適用して
有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路の一例とされるＤＲＡＭ
は、複数個のダイナミック型メモリセルをマトリクス配
置して成るメモリセルアレイと、それに結合されたアド
レスデコーダや、その他の周辺回路とを含んで、一つの
半導体基板に形成される。ＤＲＡＭでは、アドレスマル
チプレクス方式が採用され、ロウ及びカラムアドレス入
力信号を、それらのタイミングをずらすことにより共通
のアドレス端子から取込むようにしている。そのような
ＤＲＡＭでは、基本的にロウアドレスの有効性を示すロ
ウアドレスストローブ信号ＲＡＳ＊（＊はローアクティ
ブ又は信号反転を意味する）に同期して行われるＲＡＳ
オンリーリッフレッシュ動作や、ロウアドレスストロー
ブ信号ＲＡＳ＊がアサートされる前にカラムアドレスス
トローブ信号ＣＡＳ＊信号がアサートされることによっ
て開始されるＣＢＲリフレッシュによるオートリフレッ
シュ動作が行われ、そのようなリフレッシュ動作によっ
てダイナミック型メモリセルの記憶情報が保持されるよ
うになっている。

【０００３】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。

【０００４】

【発明が解決しようとする課題】ＤＲＡＭは、記憶容量
が大きく、比較的安価であることから、コンピュータシ
ステムのメインメモリや、増設用メモリなどとして、広
く用いられている。大容量ＤＲＡＭにおいては、実装面
積の縮小と、低コスト化の観点から、チップサイズの縮
小化が必要とされる。そのため１６ＭビットＤＲＡＭな
どにおいては、ビット線を分割し、分割されたビット線
同士で、一つのセンスアンプを共有する方式が採用され
る。つまり、第１メモリマットと、それに隣接する第２
メモリマットとの間で、共通のセンスアンプが使用され
る。そのような方式はシェアードセンス方式と称され
る。このシェアードセンス方式では、第１メモリマット
におけるビット線と、センスアンプとの経路を電気的に
切離すための第１シェアードＭＯＳトランジスタと、第
２メモリマットにおけるビット線とセンスアンプとの経
路を電気的に切離すための第２シェアードＭＯＳトラン
ジスタとが設けられる。第１シェアードＭＯＳトランジ
スタ、及び第２シェアードＭＯＳトランジスタは、ＤＲ
ＡＭの待機時にはオン状態とされ、ＤＲＡＭの動作時に
おいて、そのいずれか一方がオフされる。シェアードＭ
ＯＳトランジスタのオフは、データ破壊を防ぐため、ワ
ード線が選択レベルに駆動される前に完了される。

【０００５】上記シェアードセンス方式のＤＲＡＭにお
いては、待機時において、ビット線対が、電源電圧Ｖｃ
ｃの１／２のレベル（Ｖｃｃ／２レベルという）にプリ
チャージされる。しかしながら、ワード線とビット線と
が短絡しているような不良が存在する場合、不所望な短
絡電流が流れるために、プリチャージレベルが低下して
しまう。また、その場合には、上記短絡電流のためにＤ
ＲＡＭ待機時の消費電流が増加してしまう。すなわち、
正常なビット線対では、メモリセルの蓄積電荷により電
位差が生じ、その電位差がセンスアンプで増幅される
が、不良ビット線対では、待機時に低電位側電源Ｖｓｓ
となるため、ビット線プリチャージ電位（Ｖｃｃ／２）
供給源から電流が流れ込む。ＤＲＡＭにおいて、読出し
／書込みの不良は、不良ワード又は不良ビットを冗長ワ
ード又は冗長ビットに置換えることで、ＤＲＡＭの救済
が可能であるが、上記した不良による待機時の短絡電流
については、そのような冗長救済技術によって回避する
ことができない。待機時の短絡電流を抑えるため、短絡
電流経路を切断することが考えられるが、そのために
は、高精度レーザ加工装置が必要となる。しかしなが
ら、低コストを目標とするＤＲＡＭの生産を考えた場
合、それの救済のために高価な高精度レーザ加工装置を
導入するのは現実的ではなく、結局、製品の歩留り低下
を余儀なくされる。

【０００６】本発明の目的は、待機時における消費電流
を容易に低減するための技術を提供することにある。

【０００７】本発明の別の目的は、待機時におけるビッ
ト線短絡電流を低減することによって、半導体記憶装置
の歩留りの向上を図ることにある。

【０００８】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、メモリセル（１２１，１２２）
からプリチャージ用トランジスタ（１０７ａ，１０７
ｂ）に至るビット線の途中に設けられ、上記メモリセル
と上記プリチャージ用トランジスタとの間の抵抗値を調
整可能な素子（１０５ａ〜１０５ｄ，１０６ａ〜１０６
ｄ）と、待機時の上記メモリセルと上記プリチャージ用
トランジスタとの間の抵抗値が、読出し又は書込み動作
時よりも大きくなるように、上記素子を制御する制御手
段（４１）とを含んで半導体記憶装置を形成する。

【００１１】また、それぞれダイナミック型の複数のメ
モリセルを含んで成る複数のメモリマット（４０１，４
０２）と、上記ダイナミック型の複数のメモリセルが結
合されたビット線と、上記ビット線をプリチャージ可能
なプリチャージ用トランジスタとを含んで半導体記憶装
置が形成されるとき、上記メモリセルの蓄積電荷によっ
て生ずる電位の増幅機能が、隣接する上記メモリマット
間で共有されるセンスアンプ（１２３ａ，１２４ａ，１
２３ｂ，１２４ｂ）と、上記センスアンプの電位増幅機
能を、隣接する上記メモリマットに対して選択的に関与
させるためのシェアード素子（１０５ａ〜１０５ｄ，１
０６ａ〜１０６ｄ）と、待機時の上記メモリセルと上記
プリチャージ用トランジスタとの間の抵抗値が、読出し
又は書込み動作時よりも大きくなるように、上記シェア
ード素子を制御する制御手段（４１）とを設ける。

【００１２】さらに、上記メモリセルと上記プリチャー
ジ用トランジスタとの間の抵抗値が、読出し又は書込み
動作時よりも大きくなるように制御された状態で、共通
のカラム選択線によって同時選択される複数のビット線
相互のメモリセル側を短絡する素子（１０９ａ〜１０９
ｃ，１１０ａ〜１０９ｃ）を設けることができる。

【００１３】

【作用】上記した手段によれば、制御手段は、待機時の
メモリセルとプリチャージ用トランジスタとの間の抵抗
値が、読出し又は書込み動作時よりも大きくなるよう
に、上記素子を制御し、このことが、待機時におけるビ
ット線の電流を制限することによって、消費電流の低減
を達成する。また、シェアードセンス方式の半導体記憶
装置においては、シェアード素子を利用して、待機時の
メモリセルとプリチャージ用トランジスタとの間の抵抗
値を、読出し又は書込み動作時よりも大きくすることが
でき、待機時における消費電流の低減を、より少ない素
子数で実現する。さらに、メモリセルとプリチャージ用
トランジスタとの間の抵抗値が、読出し又は書込み動作
時よりも大きくなるように制御された状態で、共通のカ
ラム選択線によって同時選択される複数のビット線相互
のメモリセル側を短絡するための素子は、待機時におけ
るビット線間の電位のずれを平均化し、Ｖｃｃ／２レベ
ルのプリチャージを行う場合に近い効果を達成する。

【００１４】

【実施例】図６には、本発明の一実施例であるコンピュ
ータシステムが示される。

【００１５】このコンピュータシステム６００は、シス
テムバス６１３を介して、ＣＰＵ（中央処理装置）６０
１、ＤＲＡＭ制御部６０３、ＳＲＡＭ（スタティック型
・ランダム・アクセス・メモリ）６０６、ＲＯＭ（リー
ド・オンリ・メモリ）６０５、周辺装置制御部６０７、
表示系６１０などが、互いに信号のやり取り可能に結合
されることによって、予め定められたプログラムに従っ
て所定のデータ処理を行う。

【００１６】上記ＣＰＵ６０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。内部記憶装置とし
て、上記ＤＲＡＭ制御部６０３によって制御されるＤＲ
ＡＭ６０２や、バックアップ制御部６０４によってバッ
クアップされるＳＲＡＭ６０６、及びＲＯＭ６０５が設
けられる。ＤＲＡＭ６０２やＳＲＡＭ６０６には、ＣＰ
Ｕ６０１での計算や制御に必要なプログラムやデータが
格納される。

【００１７】さらに、ＲＯＭ６０５は、読出し専用であ
るため、通常は変更を要しないプログラムが格納され
る。上記周辺装置制御部６０７は、特に制限されない
が、磁気記憶装置を一例とする外部記憶装置６０８や、
キーボード６０９を一例とする入力装置などの周辺装置
のインタフェースとして機能する。上記表示系６１０
は、ＶＲＡＭ（ビデオ・ランダム・アクセス・メモ
リ）、及びそれの制御回路を含み、システムバス６１３
を介して転送された表示用データが、ＣＲＴディスプレ
イ装置６１２に表示されるようになっている。また、電
源供給部６１１が設けられ、ここで生成された各種電圧
が、本実施例装置の各部に供給されるようになってい
る。

【００１８】図７には上記ＤＲＡＭ６０２の全体的な構
成が示される。

【００１９】同図に示されるＤＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術によってシリコ
ン基板のような一つの半導体基板に形成されている。

【００２０】図７において７４は複数個のダイナミック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ端子はカラム方向毎にビ
ット線対（データ線対とも称される）に結合される。そ
してそれぞれの相補データ線は、相補データ線に１対１
で結合された複数個のカラム選択スイッチを介して相補
コモンデータ線に共通接続される。

【００２１】本実施例では、アドレスマルチプレクス方
式が採用され、ロウ及びカラムアドレス信号を、それら
のタイミングをずらすことにより共通のアドレス端子か
ら取込むようにしている。すなわち、上記ＤＲＡＭ制御
部６０３には、アドレスマルチプレクサが設けられ、こ
のアドレスマルチプレクサにより上位アドレスと下位ア
ドレスが選択的に取込まれるようになっている。上位ア
ドレスは、Ｘアドレスラッチ及びＸデコーダ７２に入力
され、下位アドレスは、Ｙアドレスラッチ及びＹデコー
ダ７６に入力される。このようなアドレス取込みを円滑
に行うため、ロウアドレスの有効性を示すロウアドレス
ストローブ信号ＲＡＳ＊（＊は信号反転又はローアクテ
ィブを示す）、及びカラムアドレスの有効性を示すカラ
ムアドレスストローブ信号ＣＡＳ＊の２種類のクロック
信号が、ＤＲＡＭ制御部６０３から与えられるようにな
っている。

【００２２】一つのメモリサイクル（ＲＡＳ＊の１周
期）中にデータ読出し、あるいはデータ書込みの一方の
動作のみを可能とするため、ロウアドレスストローブ信
号ＲＡＳ＊の立下り時点でロウアドレスを、カラムアド
レスストローブ信号ＣＡＳ＊の立下り時点でカラムアド
レスを内部回路に取込むようにし、ライトイネーブル信
号ＷＥ＊の状態によって当該サイクルが書込みサイクル
か、読出しサイクルかの判断を行うようにしている。こ
のような判断並びに各部の動作制御は制御部７５によっ
て行われる。

【００２３】ワードドライバ７３は、それの前段に配置
されたＸアドレスラッチ及びＸデコーダ７２のデコード
出力に基づいてワード線を選択レベルに駆動する。そし
てＹアドレスラッチ及びＹデコーダ７６のデコード出力
に基づいて、センス系７９におけるＹ選択スイッチ回路
が駆動され、これにより特定されるメモリセルからのデ
ータ読出し若しくはデータ書込みが可能とされる。ま
た、上記メモリセルアレイ７４には、後述するようにセ
ンスアンプで増幅されるようになっている。データ入出
力回路７８にはメインアンプなどが含まれ、このメイン
アンプを介して読出しデータの外部送出が可能とされ
る。

【００２４】上記メモリセルアレイ７４は、それぞれダ
イナミック型の複数のメモリセルを含んで成る複数のメ
モリマットを有する。例えば、図４に代表的に示される
ように、上記メモリセルアレイ７４は、センス系７９を
共有する第１メモリマット４０１、第２メモリマット４
０２とを有する。第１メモリマット４０１、第２メモリ
マット４０２は、基本的には互いに同一の構成とされ
る。図４に代表的に示されるように、複数のワード線
と、それに交差するように形成された複数のメモリセル
側ビット線対１０３と、ワード線とビット線の交差箇所
に設けられたメモリセル１２１とを含む。一つのメモリ
セルは、図４において代表的に示されるように、ｎチャ
ンネル型ＭＯＳトランジスタと、それに直列接続された
キャパシタとによって形成される。ワード線が選択レベ
ルに駆動された状態で、上記ｎチャンネル型ＭＯＳトラ
ンジスタがオンされ、上記キャパシタがビット線に結合
されることによって、当該キャパシタへの電荷蓄積（書
込み）、若しくはこのキャパシタからの電荷放出（読出
し）が可能とされる。センス系７９には、上記のように
センスアンプや、Ｙ選択スイッチ回路などのカラム系直
接周辺回路が含まれ、その動作が、センス系制御回路４
１によって制御されるようになっている。この線形制御
回路４１は、機能的には、図７に示される制御部７５の
一部とされ、特に制限されないが、このセンス系制御回
路４１では、センス系７９におけるビットプリチャージ
や、ビット線短絡によるイコライズ、さらには待機時の
消費電流の低減のための制御が行われる。

【００２５】図１には上記センス系７９の詳細な構成が
示される。

【００２６】図１において、代表的に示されるように、
第１メモリマット４０１及び第２メモリマット４０２に
おけるメモリセル側ビット線対１０３，１０４にそれぞ
れ結合されているセンス系ビット線対１１３，１１４、
Ｐチャンネル型センスアンプ（単にセンスアンプとも称
する）１２３ａ，１２３ｂ、Ｎチャンネル型センスアン
プ（単にセンスアンプとも称する）１２４ａ，１２４
ｂ、シェアードのためのｎチャンネル型ＭＯＳトランジ
スタ（シェアードＭＯＳトランジスタという）１０５ａ
〜１０５ｄ，１０６ａ〜１０６ｄや、ビット線プリチャ
ージのためのｎチャンネル型ＭＯＳトランジスタ（プリ
チャージ用ＭＯＳトランジスタという）１０７ａ，１０
７ｂ、カラム選択のためのｎチャンネル型ＭＯＳトラン
ジスタ（Ｙスイッチという）１２６ａ〜１２６ｄなどの
各種ＭＯＳトランジスタが結合されている。回路規模の
縮小化のため、シェアードセンス方式により、第１メモ
リマット４０１と第２メモリマット４０２との間で、上
記Ｐチャンネル型センスアンプ１２３ａ，１２３ｂ、及
びＮチャンネル型センスアンプ１２４ａ，１２４ｂが共
有されている。

【００２７】Ｐチャンネル型センスアンプ１２３ａ、１
２３ｂは、それぞれ２個のｐチャンネル型ＭＯＳトラン
ジスタが直列接続されて成り、Ｎチャンネル型センスア
ンプ１２４ａ，１２４ｂは、それぞれ２個のｎチャンネ
ル型ＭＯＳトランジスタが直列接続されて成る。Ｐチャ
ンネル型センスアンプ１２３ａ、及びＮチャンネル型セ
ンスアンプ１２４ａによって、メモリセルの蓄積電荷に
よって、メモリセル側ビット線対１０３に生ずる微小電
位差が増幅される。また、同様に、Ｐチャンネル型セン
スアンプ１２３ｂ、及びＮチャンネル型センスアンプ１
２４ｂによって、メモリセルの蓄積電荷によって、ビッ
ト線対１０４に生ずる微小電位差が増幅される。そのよ
うに増幅された電位差は、Ｙアドレスラッチ及びＹデコ
ーダ７６からＹ選択信号１２５を介して伝達されるＹ選
択信号でＹスイッチ１２６ａ〜１２６ｄがオンされるこ
とによって、データ入出力回路７８に伝達される。

【００２８】ここで、上記したように、ＤＲＡＭの待機
時において、ワード線とビット線とが短絡しているよう
な不良箇所が存在する場合、不所望な短絡電流が流れる
ために、プリチャージレベルが低下してしまう。例えば
図２に示されるように、ワード線１０２とメモリセル側
ビット線対１０３との間の短絡などにより、不所望な抵
抗２１が形成されている場合、そしてそれが比較的小さ
い値の場合、そこに流れる短絡電流によって、待機時の
消費電流が不所望に大きくなる虞がある。例えば図３に
示されるように、ロウアドレスストローブ信号ＲＡＳ＊
の立下がりタイミングに同期してワード線の駆動タイミ
ング、及びプリチャージタイミングが決定されるとき、
正常ビット線対では、Ｖｃｃ／２を基準として、メモリ
セルの蓄積電荷によりビット線対に電位差を生ずるが、
ワード線との短絡などの不良ビット線対では、電位の変
化が単にワード線駆動レベルに追随するだけで、メモリ
セルの蓄積電荷による電位差を得ることができない。し
かも、待機時には、低電位側電源Ｖｓｓレベルとなって
しまうために、Ｖｃｃ／２供給源（プリチャージ回路）
との間で短絡電流が流れてしまう。そのような短絡電流
が、待機時の短絡電流を増大させる。

【００２９】そこで、本実施例では、上記のような抵抗
２１に起因する待機時の消費電流の増大を回避するた
め、メモリセル１２１，１２２からプリチャージ用トラ
ンジスタ１０７ａ，１０７ｂに至るビット線の途中に設
けられたシェアードＭＯＳトランジスタ１０５ａ〜１０
５ｄ，１０６ａ〜１０６ｄを制御することによって、待
機時のメモリセル１０３，１０４とプリチャージ用トラ
ンジスタ１０７ａ，１０７ｂとの間の抵抗値が、読出し
又は書込み動作時よりも大きくなるようにしている。つ
まり、待機時において、シェアードＭＯＳトランジスタ
１０５ａ〜１０５ｄのドレイン・ソース間抵抗を大きく
することによって、図２に示されるような不所望な抵抗
２１に起因する短絡電流を制限し、ＤＲＡＭ待機時の消
費電流の増大を回避している。それについて、図５をも
参照しながら、さらに詳述する。

【００３０】図５には、本実施例ＤＲＡＭにおける主要
部の動作タイミングが示される。

【００３１】電源投入時の初期化動作として、ある一定
期間、イニシャライズ用のｎチャンネル型ＭＯＳトラン
ジスタ（イニシャライズ用ＭＯＳトランジスタという）
１０１，１０２がオンされ、それにより、メモリセル側
ビット線対１０３、及び１０４に、Ｖｃｃ／２が供給さ
れる。このとき、シェアードＭＯＳトランジスタ１０５
ａ〜１０５ｄ、及び１０６ａ〜１０６ｄは、図４に示さ
れるセンス系制御回路４１によって与えられるシェアー
ド制御信号１１７，１１８がローレベルとされることで
オフ状態とされ、それにより、メモリセル側ビット線対
１０１，１０４とセンス系ビット線対１１３，１１４と
が電気的に切離される。換言すれば、メモリセル側メモ
リセル側ビット線対１０３，１０４と、プリチャージ用
ＭＯＳトランジスタ１０７ａ，１０７ｂとは、上記シェ
アードＭＯＳトランジスタ１０５ａ〜１０５ｄ、及び１
０６ａ〜１０６ｄによって、それぞれ電気的に切離され
る。このとき、プリチャージ信号１１９は、ハイレベル
になっており、メモリセル側ビット線対１０３をショー
トするためのｎチャンネル型ＭＯＳトランジスタ（メモ
リセル側ショートＭＯＳトランジスタという）１０９ａ
〜１０９ｃ，１１０ａ〜１１０ｃ、センス系ビット線対
１１３，１１４をショートするためのｎチャンネル型Ｍ
ＯＳトランジスタ（センス系ショートＭＯＳトランジス
タという）１０８ａ，１０８ｂ、プリチャージ用ＭＯＳ
トランジスタ１０７ａ，１０７ｂ、コモンソース線対１
１５，１１６のショート用ｎチャンネル型ＭＯＳトラン
ジスタ１１１、コモンソース線対１１５，１１６のプリ
チャージ用ｎチャンネル型ＭＯＳトランジスタ（プリチ
ャージ用ＭＯＳトランジスタという）１１２ａ，１１２
ｂがオンされ、センス系ビット線対１１３，１１４、コ
モンソース線１１５，１１が、全てＶｃｃ／２レベルに
プリチャージされる。第１メモリマット４０１、又は第
２メモリマット４０２が選択されると、対応するシェア
ードＭＯＳトランジスタ１０５ａ〜１０５ｄ、又は１０
６ａ〜１０６ｄをオンするため、シェアード制御信号１
１７，１１８のいずれかが、センス系制御回路４１によ
ってハイレベルにされる。例えば、第１メモリマット４
０１が選択される場合には、それに対応するシェアード
ＭＯＳトランジスタ１０５ａ〜１０５ｄがオンされるこ
とにより、当該メモリマット４０１におけるメモリセル
側ビット線対１０３，１０４と、センスアンプ１２３
ａ，１２４ａ、１２３ｂ，１２４ｂとがそれぞれ結合さ
れる。また、第２メモリマット４０２が選択される場合
には、それに対応するシェアードＭＯＳトランジスタ１
０６ａ〜１０６ｃがオンされることにより、当該メモリ
マット４０２におけるメモリセル側ビット線対１０３、
及び１０４と、センスアンプ１２３ａ，１２４ａ、及び
１２３ｂ，１２４ｂとがそれぞれ結合される。

【００３２】シェアード制御信号１１７がセンス系制御
回路４１によってハイレベルにアサートされる場合につ
いて、図５に示されるタイミング図をも参照しながら詳
述する。

【００３３】シェアード制御信号１１７がハイレベルに
アサートされる場合、シェアード制御信号１１８はロー
レベルのままである。シェアード制御信号１１７がハイ
レベルにアサートされることによって、シェアードＭＯ
Ｓトランジスタ１０５ａ〜１０５ｄがオンされ、続い
て、プリチャージ信号１１９がローレベルになり、プリ
チャージ状態が解除される。そして、ワード線１２０が
選択レベルに駆動されると、メモリセル１２１，１２２
のキャパシタ蓄積電荷によって、対応するメセンス系ビ
ット線対１１３，１１４にそれぞれ電位差を生ずる。次
に、コモンソース線１１５が高電位側電源Ｖｃｃレベル
になり、コモンソース線１１６が低電位側電源Ｖｓｓレ
ベルになると、センスアンプ１２３ａ，１２４ａ、及び
１２３ｂ，１２４ｂの作用により、上記ビット線の電位
差は、高電位側電源Ｖｃｃレベルまで増幅される。そし
て、センス系制御回路４１により、Ｙ選択信号１２５が
ハイレベルとされ、Ｙスイッチ１２６ａ〜１２６ｄがオ
ン状態にされると、センス系ビット線対１１３，１１４
の電荷が、それぞれＹスイッチ１２６ａ〜１２６ｄを介
して、データ入出力回路７８に伝達されて、外部出力可
能とされる。

【００３４】次に、センス系制御回路４１により、Ｙ選
択信号１２５がローレベルにされることによって、Ｙス
イッチ１２６がオフされ、ワード線１２０、コモンソー
ス線１１５，１１６が非選択レベルに立ち下げられる。
そして、センス系制御回路４１によりシェアードＭＯＳ
トランジスタ１０５ａ〜１０５ｄがオフされ、さらにプ
リチャージ信号１１９がローレベルにされて、メモリセ
ルアレイ７４は待機状態とされる。このとき、センス系
ビット線対１１３，１１４、及びコモンソース線１１
５，１１６には、プリチャージ用ＭＯＳトランジスタ１
０７ａ，１０７ｂを介して、Ｖｃｃ／２の電位が供給さ
れるが、メモリセル側ビット線対１０３，１０４には、
シェアードＭＯＳトランジスタ１０５ａ〜１０５ｄがセ
ンス系制御回路４１によってオフされていることから、
Ｖｃｃ／２の電位が供給されない。従って、ワード線１
２０とメモリセル側ビット線対１０３とが短絡している
場合でも、待機時の短絡電流が低減される。

【００３５】尚、上記のような不良ビットは、正常動作
が不可能であるから、冗長ビットに置換えられることに
よって、不使用とされる。

【００３６】さらに、ワード線１２０とメモリセル側ビ
ット線対１０３とが短絡していない正常ビットにおいて
も、ビット線対間に存在する寄生容量の微小な差や、メ
モリチップ外部からの何等かの干渉により、動作時のビ
ット線対間の電位差が必ずしも高電位側電源Ｖｃｃレベ
ルにならない場合が考えられる。そしてそのような場合
には、待機時にビット線対単位でビット線を短絡して
も、ビット線対の電位が、Ｖｃｃ／２レベルにならない
ことが起り得る。待機時におけるビット線電位の、Ｖｃ
ｃ／２レベルに対するずれが微小ならば動作に支障はな
いが、それが大き場合には動作不良につながる。本実施
例においては、メモリセル側ビット線間短絡を行うため
のショートＭＯＳトランジスタ１０９ａ，１０９ｃ，１
１０ａ，１１０ｃに加えて、メモリセル側ビット線対１
０３，１０４間を短絡するためのショートＭＯＳトラン
ジスタ１０９ｂ，１１０ｂを設け、共通のＹ選択信号１
２５によって選択される全てのビット線を同時に短絡す
るようにしているので、待機時におけるビット線の電荷
は全てのビット線において互いに等しくなるように分配
される。そのように、共通のＹ選択信号１２５によって
選択される全てのビット線を同時に短絡することによっ
て、メモリ側ビット線対１０３，１０４毎に、ビット線
短絡を行う場合に比べて、ビット線対間の電位のずれが
平均化されるので、Ｖｃｃ／２レベルのプリチャージを
行う場合と同様の効果を得ることができる。つまり、本
実施例では、ワード線１２０とメモリセル側ビット線対
１０３との短絡などに起因する待機時電流の増大を防ぐ
ため、待機時において、シェアードＭＯＳトランジスタ
１０５ａ〜１０５ｄ，１０６ａ〜１０６ｄをオフするこ
とで、メモリセル側ビット線対１０３，１０４について
はＶｃｃ／２レベルのプリチャージを行わないようにし
ているが、それにもかかわらず、上記のように共通のＹ
選択信号１２５によって選択される全てのビット線を同
時に短絡するようにしているので、Ｖｃｃ／２レベルの
プリチャージを行う場合に近い効果を得ている。

【００３７】さらに、図５において、ロウアドレススト
ローブ信号ＲＡＳ＊を基準に発生される。ロウアドレス
ストローブ信号ＲＡＳ＊がローレベルにアサートされて
メモリチップが動作状態になり、シェアードＭＯＳ制御
信号１１７，１１８によってシェアードＭＯＳトランジ
スタ１０５ａ〜１０５ｄ，１０６ａ〜１０６ｄがオンさ
れてから、プリチャージ信号１１９によってプリチャー
ジ用ＭＯＳトランジスタ１１２ａ，１１２ｂがオフされ
るまでの時間ｔ１において、ビット線がプリチャージ用
ＭＯＳトランジスタに接続される。この間を積極的に利
用してビット線の電位補正を行うようにしてもよい。こ
の場合、待機時の短絡によるメモリセル側ビット線対１
０３，１０４の電位設定を、定められた待機間より少な
い時間ｔ２で完了するようにショートＭＯＳトランジス
タ１０９ａ〜１０９ｃ，１１０ａ〜１１０ｃの動作をセ
ンス系制御回路４１で制御するようにすればよい。

【００３８】そして、シェアードＭＯＳ制御信号１１
７，１１８は、待機時において必ずしも、低電位側電源
Ｖｓｓレベルである必要はない。例えば、図５におい
て、シェアードＭＯＳ制御信号１１７′，１１８′で示
されるように、低電位側電源Ｖｓｓと高電位側電源Ｖｃ
ｃとの中間の電位レベルとすることができる。この場
合、シェアードＭＯＳトランジスタ１０５ａ〜１０５
ｄ，１０６ａ〜１０６ｄは、完全なオフ状態とはならな
い。しかしながら、シェアードＭＯＳトランジスタ１０
５ａ〜１０５ｄ，１０６ａ〜１０６ｄのドレイン・ソー
ス間の抵抗値は、当該ＭＯＳトランジスタが、高電位側
電源Ｖｃｃレベルで完全にオン状態された状態に比べて
大きくなり、そのように抵抗値が大きくなることによっ
て、そこに流れる電流量を制限することができるから、
ワード線とビット線対とが短絡している場合でも、待機
時において、そこに流れる短絡電流を低減することがで
きる。また、そのような設定によれば、シェアードＭＯ
Ｓトランジスタ１０５ａ〜１０５ｄ，１０６ａ〜１０６
ｄを介して、ビット線にプリチャージのためのＶｃｃ／
２レベルを、ある程度供給することができる。

【００３９】尚、上記の説明では、シェアード制御信号
１１７がセンス系制御回路４１によってハイレベルにア
サートされる場合について述べたが、シェアード制御信
号１１８がセンス系制御回路４１によってハイレベルに
された場合には、上記と同様の動作により、メモリマッ
ト４０２内のワード線、ビット線短絡に起因する短絡電
流が低減される。

【００４０】上記実施例によれば、以下の作用効果を得
ることができる。

【００４１】（１）メモリセルアレイ７４が待機状態と
されたとき、センス系ビット線対１１３，１１４、及び
コモンソース線１１５，１１６には、プリチャージ用Ｍ
ＯＳトランジスタ１０７ａ，１０７ｂを介して、Ｖｃｃ
／２の電位が供給されるが、メモリセル側ビット線対１
０３，１０４には、シェアードＭＯＳトランジスタ１０
５がセンス系制御回路４１によってオフされていること
から、Ｖｃｃ／２の電位が供給されない。そのように、
シェアードＭＯＳトランジスタ１０５を制御することに
よって、ワード線１２０とメモリセル側ビット線対１０
３とが短絡している場合でも短絡電流が低減されるの
で、待機時の消費電流の低減を図ることができる。

【００４２】（２）メモリセル側ビット線間短絡を行う
ためのショートＭＯＳトランジスタ１０９ａ，１０９
ｃ，１１０ａ，１１０ｃに加えて、メモリセル側ビット
線対１０３，１０４間を短絡するためのショートＭＯＳ
トランジスタ１０９ｂ，１１０ｂを設け、共通のＹ選択
信号１２５によって選択される全てのビット線を同時に
短絡するようにしているので、待機時におけるビット線
の電荷は全てのビット線において互いに等しくなるよう
に分配され、それにより、メモリ側ビット線対１０３，
１０４毎に、ビット線短絡を行う場合に比べて、ビット
線対間の電位のずれを平均化することができるので、Ｖ
ｃｃ／２レベルのプリチャージを行う場合と同様の効果
を得ることができる。

【００４３】（３）上記（１）の作用効果により、ワー
ド線とビット線とが短絡している場合でも、高精度のレ
ーザ加工装置などによって、短絡電流経路を切断するこ
となく、待機時の消費電流を容易に低減することができ
るので、ＤＲＡＭの歩留りの向上を図ることができ、そ
れにより、ＤＲＡＭの製造コストを低減することができ
るから、そのようなＤＲＡＭを含むコンピュータシステ
ムの製造コストの低減を図ることができる。

【００４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４５】例えば、上記実施例では、シェアードセン
ス方式のＤＲＡＭにおいて、シェアードＭＯＳトランジ
スタ１０５ａ〜１０５ｄ，１０６ａ〜１０６ｄを制御す
ることで、待機時のメモリセルとプリチャージ用トラン
ジスタとの間の抵抗値が、読出し又は書込み動作時より
も大きくなるようにして、待機時における消費電流を低
減するようにしたが、要は、メモリセル側ビット線１０
３，１０４と、プリチャージ用ＭＯＳトランジスタ１０
７ａ，１０７ｂとの間の信号伝達経路を電気的に分離す
れば良いので、上記シェアードＭＯＳトランジスタ１０
５ａ〜１０５ｄ，１０６ａ〜１０６ｄ以外の適宜の素子
を適用することができる。例えばＭＯＳトランジスタを
上記シェアードＭＯＳトランジスタ１０５ａ〜１０５
ｄ，１０６ａ〜１０６ｄに対して直列接続し、このＭＯ
Ｓトランジスタを制御するようにしても、上記実施例の
場合と同様の作用効果を得ることができる。また、その
ような意味で、シェアードセンス方式以外の半導体記憶
装置においても、メモリセルとプリチャージ用トランジ
スタとの間の抵抗値を調整可能な素子を設けることによ
って、上記実施例の場合と同様に、待機時の消費電流の
低減を図ることができる。そして、必ずしもショートＭ
ＯＳトランジスタ１０９ａ〜１０９ｃ，１１０ａ〜１１
０ｃの全てを設ける必要はなく、例えば、ショートＭＯ
Ｓトランジスタ１０９ｂ，１１０ｂのように、隣接ビッ
ト線対同士を短絡するためのＭＯＳトランジスタを省略
することができる。また、本実施例におけるＭＯＳトラ
ンジスタとしては、実施例の場合と異なる導電性のもの
を適用することができる。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍ、特に一つのＬＳＩとして提供されるＤＲＡＭに適用
した場合について説明したが、本発明はそれに限定され
るものではなく、各種半導体メモリ、さらにはそれを含
むシングルチップマイクロコンピュータなどのデータ処
理装置等に広く適用することができる。

【００４７】本発明は、少なくともビット線プリチャー
ジ用トランジスタを備えることを条件に適用することが
できる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４９】すなわち、待機時のメモリセルとプリチャ
ージ用トランジスタとの間の抵抗値が、読出し又は書込
み動作時よりも大きくなるように、ビット線途中の素子
を制御することによって短絡電流を制限することができ
るので、待機時における消費電流を低減することができ
る。また、シェアードセンス方式の半導体記憶装置にお
いては、センスアンプの電位増幅機能を、隣接するメモ
リマットに対して選択的に関与させるためのシェアード
素子を利用して、待機時のメモリセルとプリチャージ用
トランジスタとの間の抵抗値が、読出し又は書込み動作
時よりも大きくすることができ、待機時における消費電
流の低減を、より少ない素子数で実現する。さらに、メ
モリセルとプリチャージ用トランジスタとの間の抵抗値
を、読出し又は書込み動作時よりも大きくなるように制
御された状態で、共通のカラム選択線によって同時選択
される複数のビット線相互のメモリセル側を短絡する素
子を設けることによって、待機時におけるビット線間の
電位のずれを平均化し、Ｖｃｃ／２レベルのプリチャー
ジを行う場合に近い効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるコンピュータシステム
に含まれるＤＲＡＭにおけるセンス系の詳細な回路図で
ある。

【図２】ワード線とビット線対との間の短絡状態の説明
図である。

【図３】ワード線とビット線対との間の短絡状態での不
良ビット線の状態が、正常ビット線の状態との比較にお
いて示されるタイミング図である。

【図４】上記ＤＲＡＭにおけるメモリマットとセンス系
との関係を示すブロック図である。

【図５】上記ＤＲＡＭにおける主要部の動作タイミング
図である。

【図６】本発明の一実施例であるコンピュータシステム
の全体的な構成例ブロック図である。

【図７】上記コンピュータシステムに含まれるＤＲＡＭ
の構成例ブロック図である。

【符号の説明】

１０１イニシャライズ用ＭＯＳトランジスタ１０３，１０４メモリセル側ビット線対１０５ａ〜１０５ｄ，１０６ａ〜１０６ｄシェアード
ＭＯＳトランジスタ１０８ａ，１０８ｂセンス系ショートＭＯＳトランジ
スタ１０９ａ〜１０９ｃ，１１０ａ〜１１０ｃメモリセル
側ショートＭＯＳトランジスタ１１３，１１４センス系ビット線対１１７，１１８シェアードＭＯＳ制御信号１２３ａ，１２４ａ，１２３ｂ，１２４ｂセンスアン
プ１２０ワード線１２１，１２２メモリセル６００コンピュータシステム６０１ＣＰＵ６０２ＤＲＡＭ６０３ＤＲＡＭ制御部６０４バックアップ制御部６０５ＲＯＭ６０６ＳＲＡＭ６０７周辺装置制御部６０８外部記憶装置６０９キーボード６１０表示系６１１電源供給部６１２ＣＲＴディスプレイ装置６１３システムバス７２Ｘアドレスラッチ及びＸデコーダ７３ワードドライバ７４メモリセルアレイ７５制御部７６Ｙアドレスラッチ及びＹデコーダ７８データ入出力回路７９センス系

Claims

【特許請求の範囲】

【請求項１】ダイナミック型の複数のメモリセルが結
合されたビット線と、上記ビット線をプリチャージ可能
なプリチャージ用トランジスタとを含む半導体記憶装置
において、メモリセルからプリチャージ用トランジスタに至るビッ
ト線の途中に設けられ、上記メモリセルと上記プリチャ
ージ用トランジスタとの間の抵抗値を調整可能な素子
と、待機時の上記メモリセルと上記プリチャージ用トランジ
スタとの間の抵抗値が、読出し又は書込み動作時よりも
大きくなるように、上記素子を制御する制御手段とを含
むことを特徴とする半導体記憶装置。
【請求項２】それぞれダイナミック型の複数のメモリ
セルを含んで成る複数のメモリマットと、上記ダイナミ
ック型の複数のメモリセルが結合されたビット線と、上
記ビット線をプリチャージ可能なプリチャージ用トラン
ジスタとを含む半導体記憶装置において、上記メモリセルの蓄積電荷によって生ずる電位の増幅機
能が、隣接する上記メモリマット間で共有されるセンス
アンプと、上記センスアンプの電位増幅機能を、隣接する上記メモ
リマットに対して選択的に関与させるためのシェアード
素子と、待機時の上記メモリセルと上記プリチャージ用トランジ
スタとの間の抵抗値が、読出し又は書込み動作時よりも
大きくなるように、上記シェアード素子を制御する制御
手段とを含むことを特徴とする半導体記憶装置。
【請求項３】上記メモリセルと上記プリチャージ用ト
ランジスタとの間の抵抗値が、読出し又は書込み動作時
よりも大きくなるように制御された状態で、共通のカラ
ム選択線によって同時選択される複数のビット線相互の
メモリセル側を短絡する素子を含む請求項１又は２記載
の半導体記憶装置。