JP2005243158A - ダイナミック型半導体記憶装置 - Google Patents

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Abstract

【課題】
ビット線とワード線のショート欠陥によるスタンバイ電流不良を対策しながら、小さなレイアウト面積で、高い冗長救済率、かつ確実な冗長救済可能にするダイナミック型半導体記憶装置の提供。
【解決手段】
シェアードセンスアンプにおける、一側のビット線対用のイコライズ回路と、他側のビット線対用のイコライズ回路とに対し、共通に１つの電流制限素子を設け、電流制限素子を通して、両方の側のイコライズ回路にビット線プリチャージ電位を供給する。
【選択図】
図２

Description

本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）に関し、特にスタンバイ時におけるビット線とワード線とのショート欠陥によるリーク電流増大を抑制する回路に関する。
一般的なＤＲＡＭにおいては、製造歩留を向上させるために冗長セルを設け、通常のメモリセルの一部に不良が発生しても、不良セルを冗長セルに置換して救済することで、良品化することができる。冗長セルへの置換は、ウエハ状態での予備テストにおいて、書込み読出し不良となったアドレスに従ったヒューズの切断などにより、プログラミングされることで行われる。はじめに、冗長セルに置換する機能を持つＤＲＡＭのアレイ構成の典型例について、図１を参照して説明しておく。なお、図１は、本発明を適用した一実施の形態の全体のアレイ構成にも該当するものであるが、以下では、発明技術の理解のためにあらかじめ説明しておく。
図１を参照すると、メモリプレート７は、通常のセルであるメモリセル群Ｎ７と、列冗長セルであるＲメモリセル群Ｒ７とから構成され、行番号０〜Ｍ、列番号０〜Ｎのマトリックス状に複数個配置されている。メモリプレート７と、ワード線ドライバ（サブワード線ドライバ）ＳＷＤ１２は、列方向に交互に配置されている。
センスアンプ６は、メモリセル群Ｎ７を制御するセンスアンプであるＳＡＮ６と、Ｒメモリセル群Ｒ７を制御する列冗長セル用のセンスアンプであるＳＡＲ６と、から構成される。
メモリプレート７とセンスアンプ６は、行方向に交互に配置されている。メモリプレート７に挟まれたセンスアンプ、例えば図１における行番号０と行番号１のメモリプレート７に挟まれたセンスアンプ６は、行番号０（図１の左側）のメモリプレートと行番号１（図の右側）のメモリプレートの両方を制御する。
このように、左右両側のメモリプレートを制御するセンスアンプ構成は、一般的に、「シェアードセンスアンプ」と呼ばれる。
また、図１のアレイ構成下側には、ＸデコーダＸＤＥＣ１４が配置され、アレイ構成左側には、ＹデコーダＹＤＥＣ１３が配置されている。ＹＤＥＣ１３は、通常セル用のセンスアンプＮ６を制御するための複数の列選択信号線ＹＳＷ０、ＹＳＷ１、・・・を出力するＹＤＥＣ Ｎ１３と、列冗長セル用のセンスアンプＲ６を制御するための列選択信号線ＲＹＳＷを出力するＲＹＤＥＣ Ｒ１３とを備えて構成されている。
なお、図１では、列選択信号線ＹＳＷ０、ＹＳＷ１、・・・、及び、ＲＹＳＷは、列番号０の部分のみが図示されているが、同様に、列番号１〜Ｎにも配置される。また、図１のアレイ構成の例では、列方向に置換を行う列冗長構成のみが図示されているが、行方向に置換を行う行冗長構成も搭載することが、一般的な構成とされる。
図６は、図１におけるセンスアンプ６のうち２つのメモリプレート７に挟まれたシェアードセンスアンプの一般的な回路構成の一例を示す図である。
図６を参照すると、シェアードセンスアンプ６０（図１の６に対応する）に対して、図の左側には、通常のセルであるメモリセル群Ｎ７Ｌと列冗長セルであるＲメモリセル群Ｒ７Ｌとが配置され、図の右側には、通常のセルであるメモリセル群Ｎ７Ｒと列冗長セルであるＲメモリセル群Ｒ７Ｒとが配置されている。
メモリセル群Ｎ７Ｌには、ビット線ＢＬ０ＬＴ、ＢＬ０ＬＮから成る一対のビット線対、ビット線ＢＬ１ＬＴ、ＢＬ１ＬＮから成る一対のビット線対、などの複数のビット線対が配置され、それぞれのビット線には、複数のメモリセル８が接続されている。メモリセル群Ｎ７Ｒ、メモリセル群Ｒ７Ｌ、Ｒ７Ｒも同じ構成をしている。
メモリセル８は、１つのセル容量と、ＮＭＯＳトランジスタで形成されたセルトランジスタとで構成される。セル容量の一側電極は、電圧ＶＰが供給される容量プレートに接続され、セル容量の他側電極はセルトランジスタの一方の電極に接続されている。また、セルトランジスタの他方の電極はビット線に、ゲートは、ワード線に接続されている。
センスアンプ回路６０は、左右のイコライズ回路１Ｌ及び１Ｒと、シェアードスイッチ回路２Ｌ及び２Ｒと、ＮＭＯＳセンス回路３と、ＰＭＯＳセンス回路４と、ＩＯスイッチ回路５と、を備えて構成されており、左側のビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及び、右側のビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮの２つのビット線対を制御する。センスアンプ回路６１、６２、６３、・・・、及びＲ６０、Ｒ６１も同じ回路構成である。
イコライズ回路１Ｌは、一方の電極（ソース及びドレイン電極の一方）がビット線ＢＬ０ＬＴに接続され、他方の電極（ソース及びドレイン電極の他方）がビット線ＢＬ０ＬＮに接続されたＮＭＯＳトランジスタと、一方の電極がビット線ＢＬ０ＬＴに接続され、他方の電極がビット線プリチャージ電源ＶＨＢに接続されたＮＭＯＳトランジスタと、一方の電極がビット線ＢＬ０ＬＮに接続され他方の電極がビット線プリチャージ電源ＶＨＢに接続されたＮＭＯＳトランジスタの計３個のＮＭＯＳトランジスタから構成され、これら３個のＮＭＯＳトランジスタのゲートには、制御信号ＥＱＬが共通接続されている。制御信号ＥＱＬがハイレベルのとき、イコライズ回路１ＬのＮＭＯＳトランジスタはオンし、ビット線ＢＬ０ＬＴ、ＢＬ０ＬＮをプリチャージ電源電圧ＶＨＢにプリチャージする。イコライズ回路１Ｒも、イコライズ回路１Ｌと同様、３個のＮＭＯＳトランジスタから構成され、３個のＮＭＯＳトランジスタのゲートは、制御信号ＥＱＲが共通接続されている。
シェアードスイッチ回路２Ｌは、一方の電極がビット線ＢＬ０ＬＴに接続され他方の電極がセンスアンプ回路内節点ＳＬ０Ｔに接続されたＮＭＯＳトランジスタと、一方の電極がビット線ＢＬ０ＬＮに接続され他方の電極がセンスアンプ回路内節点ＳＬ０Ｎに接続されたＮＭＯＳトランジスタと、の２個のＮＭＯＳトランジスタから構成され、これら２個のＮＭＯＳトランジスタのゲートには制御信号ＳＨＬが共通に接続されている。右側のシェアードスイッチ回路２Ｒも、同様の回路構成とされ、２個のＮＭＯＳトランジスタのゲートには、制御信号ＳＨＲが共通接続されている。制御信号ＳＨＬ、ＳＨＲがそれぞれハイレベルのとき、シェアードスイッチ回路２Ｌ、２Ｒがそれぞれオンし、左側のビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮと、右側のビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮを、センス回路（ＮＭＯＳセンス回路３、ＰＭＯＳセンス回路４）と導通状態とする。
ＮＭＯＳセンス回路３は、一方の電極がセンスアンプ回路内節点ＳＬ０Ｔに接続され、他方の電極がセンス信号ＳＡＮに接続され、ゲートがセンスアンプ回路内節点ＳＬ０Ｎに接続されたＮＭＯＳトランジスタと、一方の電極がＳＬ０Ｎに接続され他方の電極がＳＡＮに接続され、ゲートがＳＬ０Ｔに接続されたＮＭＯＳトランジスタと、の２個のＮＭＯＳトランジスタで構成されている。
ＰＭＯＳセンス回路４は、一方の電極がセンスアンプ回路内節点ＳＬ０Ｔに接続され、他方の電極がセンス信号ＳＡＰに接続され、ゲートがセンスアンプ回路内節点ＳＬ０Ｎに接続されたＰＭＯＳトランジスタと、一方の電極が節点ＳＬ０Ｎに接続され、他方の電極がＳＡＰに接続され、ゲートがＳＬ０Ｔに接続されたＰＭＯＳトランジスタと、の２個のＰＭＯＳトランジスタで構成されている。
ＩＯスイッチ回路５は、一方の電極がＳＬ０Ｔに接続され、他方の電極が複数本からなるＩＯ線のうちの１本に接続され、ゲートが列選択信号線ＹＳＷ０に接続されたＮＭＯＳトランジスタと、一方の電極がＳＬ０Ｎに接続され、他方の電極が複数本からなるＩＯ線のうちの別の１本に接続され、ゲートが列選択信号線ＹＳＷ０に接続されたＮＭＯＳトランジスタと、の２個のＮＭＯＳトランジスタで構成されている。
図６に示した構成では、１本の列選択信号線が、２つのセンスアンプ回路を制御している。すなわち、列選択信号線ＹＳＷ０は、センスアンプ回路６０とセンスアンプ回路６１に入力され、ＩＯスイッチ回路内の計４個のＮＭＯＳトランジスタのゲートに入力されている。この場合、ＩＯ線は、計４本用意され、共通の列選択信号線がゲートに接続された４個のＩＯスイッチ回路を構成するＮＭＯＳトランジスタは、それぞれ、別々のＩＯ線に、他方の電極が接続されている。
この例の回路構成では、外部から入力されるアドレスに従って、列選択信号線ＹＳＷ０が活性化された場合、センスアンプ回路６０とセンスアンプ回路６１の、２つのセンスアンプを同時にＷＲＩＴＥまたはＲＥＡＤすることができる。
別の例として、１本の列選択信号線が１つのセンスアンプ回路に入力される場合もある。その場合、ＩＯ線は２本となり、１本の列選択信号線の活性化によって、１つのセンスアンプ回路のＷＲＩＴＥまたはＲＥＡＤ動作になる。
また別の例として、１本の列選択信号線が４つのセンスアンプ回路に入力される場合もあり、その場合、ＩＯ線は８本となり、１本の列選択信号線の活性化によって、４つのセンスアンプ回路を同時にＷＲＩＴＥまたはＲＥＡＤすることができることになる。
図６のセンスアンプの左側の通常のセルであるメモリセル群Ｎ７Ｌ内のセルに書込み読出し不良が発生した場合、冗長セルに置換される。一例として、ビット線ＢＬ０ＬＮにつながるメモリセルが書込み読出し不良となった場合、ビット線ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びＢＬ１ＬＴ、ＢＬ１ＬＮの４本、２対のビット線につながるメモリセル群１０が、列冗長セル群Ｒ７Ｌにセットで置換される。
すなわち、メモリセル群Ｎ７Ｌ内における共通の列選択信号線ＹＳＷ０で制御されるメモリセル群がセットで置換される。これは、１本の選択信号線で、同時に、ＷＲＩＴＥ、またはＲＥＡＤするセンスアンプ回路を、セットで置換する必要があるためである。
１本の列選択信号線が１つのセンスアンプ回路に入力される例の場合には１対、２本のビット線がセットで置換される。
また、１本の列選択信号線が４つのセンスアンプ回路に入力される例の場合は４対、８本のビット線がセットで置換される。
なお、図１及び図６には、列冗長セル用の列選択信号線ＲＹＳＷは、１本のみが示されているが、複数本の列冗長セル用の列選択信号線を配置し、複数個の不良まで救済できるようにする場合もある。
図６に示したシェアードセンスアンプは、図の左側では、列選択信号線ＹＳＷ０に対応したメモリセル群１０が、列選択信号線ＲＹＳＷの列冗長セルＲ７Ｌに置換され、右側では、列選択信号線ＹＳＷ１に対応したメモリセル群１１が、列選択信号線ＲＹＳＷの列冗長セルＲ７Ｒに置換される構成とされている。言い換えれば、シェアードセンスアンプの一方の側と他方の側のメモリプレートを別々の列置換セグメントに分ける方式である。なお、本明細書において、「列置換セグメント」とは、列冗長における置換先が共通となるメモリセル群の単位をいう。
シェアードセンスアンプの一方の側と他方の側で共通の列置換セグメントとするよりも、別々の列置換セグメントにした方が、小さな列冗長セルのレイアウト面積にて、救済率を上げることができる。
図１において、列番号０の列冗長セル用の列選択信号線ＲＹＳＷがＬ本あると仮定する。全てのシェアードセンスアンプの左側と右側で、共通の列置換セグメントとする場合、列番号０及び行番号０〜Ｍに対応するＭ＋１個のメモリセル群の大きな領域が１つの列置換セグメントになる。この場合、この大きな領域の列置換セグメント内にＬ個の不良まで救済できるが、Ｌ＋１個の不良があると、救済できなくなる。
もし、Ｌ＋１個の不良まで救済するなら、列番号０の列冗長セル用の列選択信号線ＲＹＳＷがＬ＋１本必要になり、列冗長セルのレイアウト面積が増大する。
これに対し、全てのシェアードセンスアンプの左側と右側で、それぞれ別々の列置換セグメントとする場合、列番号０のそれぞれ行番号の異なるメモリセル群Ｎ７が、それぞれ別々の小さな列置換セグメントとなる。この場合、それぞれの小さな列置換セグメント内に、それぞれＬ個の不良まで救済できる。
従って、もし、それぞれの列置換セグメント内に、均等に不良が発生したとすれば、列番号０及び行番号０〜Ｍに対応するＭ＋１個のメモリセル群の大きな領域内に、最大で、Ｌ×（Ｍ＋１）個の不良まで救済できることになる。
このように、列冗長セル用列選択信号線の本数が同じであった場合、列置換セグメントを小さくした方がより多くの不良数まで救済できる。
また、同じ不良密度を救済しようとした場合には、列置換セグメントを小さくした方が列冗長セル用の列選択信号線の本数を削減することができ、小さな列冗長セルのレイアウト面積にできる。
また、必ずしも全てのシェアードセンスアンプで一方の側と他方の側のメモリセル群で列置換セグメントが異なるのではなく、数個のメモリセル群を１つの列置換セグメントに割り当てる構成が一般的によく採用される。
例えば図１において、列番号０、行番号０、１の２つのメモリセル群を、１つの列置換セグメントとし、行番号２、３のメモリセル群を１つの列置換セグメントとする、というように、２つのメモリセル群毎に１つの列置換セグメントとするという具合である。これは、列置換セグメントを小さくすると、列置換のセット数が増え、その分、プログラミングのためのヒューズの本数が増大し、ヒューズのレイアウト面積が大きくなる、という問題があるためである。
図６において、ＰＭＯＳセンス回路４は、Ｎウェル領域にレイアウトされる。図６に示された回路のうちＰＭＯＳセンス回路４以外の回路は、Ｐウエル領域にレイアウトされる。ＮウェルとＰウェルの境目には、「ウエル分離領域」と呼ばれる数ｕｍ（マイクロメートル）幅のトランジスタをレイアウトできない無駄な領域が発生する。従って、レイアウト面積を小さくするために、各センスアンプ回路６０、６１、６２、６３、・・・、及びＲ６０、Ｒ６１内のＰＭＯＳセンス回路４のそれぞれのＮウェルをつなげて、Ｎウェルの領域は、図６に示すように、図の縦方向に、帯状にレイアウトされる。
図７は、図６におけるシェアードセンスアンプの一般的動作の例を示すタイミングチャート図である。電源電圧として、昇圧レベルであるＶＰＰと、アレイ電圧であるＶＡＲと、ビット線プリチャージ電源であるＶＨＢと、基準電圧であるＧＮＤが供給される。ＶＨＢのレベルは、１／２×ＶＡＲレベルに設定される。また、一般的に、図６の容量プレートの電圧ＶＰは、ＶＨＢと同一の一定レベルが供給される。
また、図７の例では、ワード線のイコライズ期間のレベルは、ＧＮＤ電位とされているが、最近のＤＲＡＭでは、ＧＮＤ電位よりも低い負の電位の電源ＶＫＫを用意し、ワード線のイコライズ期間のレベルを、ＶＫＫとする場合もある。さらに、図６のＰウェルの電位は、一般的なＤＲＡＭでは、ＧＮＤ電位よりも低い負の電位ＶＢＢが供給される。
タイミングＴ１よりも前のイコライズ期間に、イコライズを制御する制御信号ＥＱＬ、ＥＱＲを、ＶＰＰレベルにする（ＥＱＲは図示せず）。このため、図６のイコライズ回路１Ｌ、１Ｒは、オンし、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ等は、それぞれ対のビット線同士が短絡し（すなわちイコライズ動作され）、またビット線プリチャージ電源ＶＨＢが供給されている。制御信号ＳＨＬ、ＳＨＲは、ＶＰＰレベルにされており、シェアードスイッチ回路２Ｌ、２Ｒがオンされている。このため、センスアンプ回路内節点ＳＬ０Ｔ、ＳＬ０Ｎ等は、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ等と同じＶＨＢレベルになっている。
Ｔ１のタイミングで、図６左側のメモリセル群Ｎ７Ｌ内のワード線を活性化させるとする。この時、制御信号ＳＨＲをＧＮＤレベルにして、センスアンプ回路内節点ＳＬ０Ｔ、及びＳＬ０Ｎと、右側のメモリセル群Ｎ７Ｒ内のビット線ＢＬ０ＲＴ、及びＢＬ０ＲＮをそれぞれ切り離す。また、制御信号ＥＱＬをＧＮＤレベルにして、イコライズ回路１Ｌをオフし、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮのイコライズ動作を停止させる。
なお、制御信号ＥＱＲは、図７に示した期間は、常に、ＶＰＰレベルを保ち続けさせ、ビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ等に、ＶＨＢレベルを供給し続ける。また、信号線ＳＨＬ（図示せず）も、図７に示した期間は、常にＶＰＰレベルを保ち続けさせ、ビット線ＢＬ０ＲＴ、及びＢＬ０ＲＮと、センスアンプ回路内節点ＳＬ０Ｔ、及びＳＬ０Ｎとをそれぞれ導通させ続ける。
次に、メモリセル群Ｎ７Ｌ内のＶＰＰレベルに上げられた１本のワード線につながったメモリセル８のセル容量の電荷が、ビット線ＢＬ０ＬＴ、またはＢＬ０ＬＮに出力される。図７に示す例では、ビット線ＢＬ０ＬＴにＨｉｇｈが出力され、その出力がシェアードスイッチ回路２Ｌを通して、センスアンプ回路内節点ＳＬ０Ｔ、ＳＬ０Ｎに伝えられ、ＳＬ０Ｔ、ＳＬ０Ｎに微小な差電位が付いている。その後、センス信号ＳＡＮをＧＮＤレベルに、センス信号ＳＡＰをＶＡＲレベルにして、センス動作が行われる。
センス動作では、ＮＭＯＳセンス回路３及びＰＭＯＳセンス回路４におけるそれぞれ２つのトランジスタのうち、ＳＬ０Ｔ、ＳＬ０Ｎに付いた微小な差電位に対応し、その差電位を増幅するように、それぞれ１つがオンして、ＳＬ０ＴがＶＡＲレベルに、ＳＬ０ＮがＧＮＤレベルにセンスされる。
なお、ＮＭＯＳセンス回路３及びＰＭＯＳセンス回路４は、ＳＬ０Ｔ、及びＳＬ０ＮがＶＨＢレベル付近の時に微小な差電位を正常に増幅するように設計されているため、もし何らかの理由で、ＳＬ０Ｔ、およびＳＬ０Ｎが、ＶＨＢから大きく外れたレベルになっていた場合には、正常に増幅できなくなる。
さらに、センスアンプ回路内の節点ＳＬ０Ｔ、ＳＬ０Ｎのレベルは、シェアードスイッチ回路２Ｌを通して、ビット線ＢＬ０ＬＴ、ＢＬ０ＬＮにそれぞれに伝えられ、ビット線ＢＬ０ＬＴは、ＶＡＲレベルに、ＢＬ０ＬＮはＧＮＤレベルとなる。
また、図示していないが、このような状態の時に、列選択信号ＹＳＷ０をＧＮＤからＶＡＲレベルに上げると、ＩＯスイッチ回路５がオンし、ＩＯ線とセンスアンプ回路内節点ＳＬ０Ｔ、ＳＬ０Ｎが導通する。このため、ＩＯ線を通して、センスアンプ回路を、ＷＲＩＴＥまたはＲＥＡＤでき、選択されたワード線に接続されたメモリセル８の書込み、読出しが行われる。
イコライズ動作は、まず、ワード線をＧＮＤレベルにする。その後、Ｔ２のタイミングで制御信号ＥＱＬをＶＰＰレベルにすることで、イコライズ回路１Ｌがオンし、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮがＶＨＢレベルにイコライズされる。
このイコライズ動作においては、ビット線プリチャージ電源ＶＨＢからのレベル供給がほとんど行われなくても、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮを、ＶＨＢレベルにイコライズすることができる。アクティブ期間に、ＢＬ０ＬＴはＶＡＲレベル、ＢＬ０ＬＮはＧＮＤレベルとなっており、また、ＢＬ０ＬＴとＢＬ０ＬＮとは、ほぼ、同じ配線容量を持っている。このため、イコライズ動作では、それぞれのビット線の電荷再配分で１／２×ＶＡＲレベル、すなわちＶＨＢレベルにすることができる。
また、Ｔ２のタイミング付近で、制御信号ＳＨＲもＶＰＰレベルにして、シェアードスイッチ回路２Ｒをオンさせる。これにより、センスアンプ回路内の節点ＳＬ０Ｔ、及びＳＬ０Ｎは、シェアードスイッチ回路２Ｌ及び２Ｒを通して、ビット線ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びＢＬ０ＲＴ、ＢＬ０ＲＮとそれぞれ接続するため、ＶＨＢレベルになる。なお、センスアンプ回路内節点ＳＬ０Ｔ、ＳＬ０Ｎの配線容量は小さいため、シェアードスイッチ回路２Ｌ、２Ｒのオン抵抗が大きくても、節点ＳＬ０Ｔ、ＳＬ０Ｎは、高速にビット線ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びＢＬ０ＲＴ、ＢＬ０ＲＮの電位変化に追従し、ＶＨＢレベルになる。
制御信号ＥＱＬをＧＮＤレベルにするＴ１のタイミングから、ＶＰＰレベルにするＴ２のタイミングの期間は、アクティブ期間であり、制御信号ＥＱＬがＶＰＰレベルにされている期間は、イコライズ期間である。なお、ＤＲＡＭ内全てのセンスアンプがイコライズ期間にある場合を「スタンバイ」と呼ぶ。
近年のＤＲＡＭ仕様において、イコライズ期間を短くして高速化を図る要求が強くなっている。このため、制御信号ＥＱＬ及びＳＨＲがＶＰＰレベルになった後、なるべく高速にビット線ＢＬ０ＬＴ、ＢＬ０ＬＮ及びセンスアンプ回路内節点ＳＬ０Ｔ、ＳＬ０ＮがＶＨＢレベルになることが望まれている。
図６の回路構成にて、センスアンプ回路のレイアウト面積削減の目的で、イコライズ回路１Ｌ及び１Ｒの２つのイコライズ回路を１つのみにして、センスアンプ回路内節点ＳＬ０Ｔ、ＳＬ０Ｎに接続する回路構成も、一応、アイディアとしては、考えられる。
図８は、そのようなシェアードセンスアンプの回路構成を例示した図である。図８には、図６に示した構成において、列選択信号線ＹＳＷ０で制御される部分のみが、抜き出して示されている。
図８に示す構成が、図６の構成と相違している点は、図６のイコライズ回路１Ｌ、１Ｒが省略されており、新たに、イコライズ回路１が配置されている点である。
イコライズ回路１は、一方の電極がセンスアンプ回路内節点ＳＬ０Ｔに接続され他方の電極がＳＬ０Ｎに接続されているＮＭＯＳトランジスタと、一方の電極がセンスアンプ回路内節点ＳＬ０Ｔに接続され、他方の電極がＶＨＢに接続されたＮＭＯＳトランジスタと、一方の電極がＶＨＢに接続され他方の電極がセンスアンプ回路内節点ＳＬ０Ｎに接続されたＮＭＯＳトランジスタとを備え、これら３つのＮＭＯＳトランジスタのゲートには、制御信号ＥＱが接続されている。
図８の動作としては、図７のタイミングチャートにおける、制御信号ＥＱＬが、制御信号ＥＱに置換わった動作を行う。イコライズ動作は、Ｔ２のタイミングでの制御信号ＥＱがＶＰＰレベルになり、イコライズ回路１がオンすることで行われる。その時、ビット線ＢＬ０ＬＴとＢＬ０ＬＮとの短絡は、シェアードスイッチ回路２Ｌ及びイコライズ回路１を通して行われる。ビット線ＢＬ０ＬＴ、ＢＬ０ＬＮ等の配線容量は、センスアンプ回路内節点ＳＬ０Ｔ、ＳＬ０Ｎ等の配線容量に比べ数倍大きい。このため、高速にビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮをイコライズして、ＶＨＢレベルにするには、シェアードスイッチ回路２Ｌのオン抵抗を十分小さくする必要がある。
すなわち、シェアードスイッチ回路のトランジスタサイズを大きくする必要がある。その結果、イコライズ期間の高速化要求に対応するためには、図８に示した構成では、図６の構成よりも、レイアウト面積がかえって大きくなってしまう。
さらに、図８に示した構成においては、アクティブ期間、シェアードスイッチ回路２Ｒがオフするため、ビット線ＢＬ０ＲＴ、及びＢＬ０ＲＮ等は、フローティングとなる。ＤＲＡＭの仕様上、アクティブ期間は、十分長い期間となる場合もある。この時、もし、ビット線ＢＬ０ＲＴまたはＢＬ０ＲＮに、極僅かなリーク電流が流れるような不良があると、レベルがＶＨＢから大きく外れてしまい、そのビット線は、書込み読出し不良となる。このため、図８に示した構成は、図６の回路構成よりも、歩留が低下してしまうことになる。
このような問題があるため、最近のＤＲＡＭでのイコライズ回路は、図６の例の様に、シェアードセンスアンプの左側及び右側のビット線対に、それぞれ、別々に配置する必要がある。
図６に示す一般的なＤＲＡＭの構成において、ビット線とワード線のショート欠陥が発生した場合、書込み読出し不良となる。例えば、図６のビット線ＢＬ０ＬＴとワード線のショート欠陥１５が発生した場合、ビット線対ＢＬ０ＬＮ、ＢＬ０ＬＴにつながるメモリセルは、書込み読出し不良となる。
この不良が発生した場合、メモリセル群１０は、列冗長メモリセル群Ｒ７Ｌに置換されるため、書込み読出し動作上は、良品化される。
しかし、置換された後でも、イコライズ期間に、ビット線ＢＬ０ＬＴはＶＨＢレベルが、またワード線はＧＮＤレベル（またはＶＫＫレベル）が供給されるため、リーク電流が流れ、スタンバイ電流が増大する。
また、ショート欠陥の抵抗は数オーム程度の低抵抗から、数百メガオーム以上の高抵抗まで様々な抵抗値をとる。我々の見積では、ビット線とワード線のショート欠陥が数オーム程度の低抵抗で発生した場合、ショート欠陥１箇所のリーク電流は、約２００ｕＡ（マイクロアンペア）程度となる。
一般的なＤＲＡＭのスタンバイ電流の仕様は、数ｍＡ（ミリアンペア）程度と小さいため、ビット線とワード線の低抵抗でのショート欠陥が１０個程度発生しただけで、リーク電流不良品となり、歩留を下げる要因となっている。
このため、ビット線とワード線のショート欠陥が発生しても、そのリーク電流を低減させる手段が望まれ、いくつかの方法が提案されている。
ビット線とワード線のショート欠陥のリーク電流を低減させる方法として、特許文献１のイコライズ回路とビット線プリチャージ電源ＶＨＢとの間に電流制限素子を配置する方法が開示されている。
図９は、特許文献１記載のシェアードセンスアンプ回路の構成を示す図である。図９では、図６に対し、列選択信号線ＹＳＷ０で制御される部分のみを抜き出してある。図６に対して、異なっている箇所は、イコライズ回路１Ｌ及び１Ｒと、ＶＨＢとの間に電流制限素子９がそれぞれ配置されている。
さらに、特許文献１では、この電流制限素子９の具体的回路構成として、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）の構成が開示されている。
図１０（Ａ）の回路構成では、電流制限素子９として、ＮＭＯＳトランジスタを使用し、ＮＭＯＳトランジスタの一方の電極はＶＨＢに、他方の電極は節点Ａに接続されている。また、ゲートは定電圧レベルＶ１に接続されており、Ｖ１の電圧は、適正な電流を流せるレベルに設定される。また、イコライズ回路１Ｌには節点Ａが供給される。
図１０（Ｂ）の回路構成では、電流制限素子９として、ＰＭＯＳトランジスタを使用している。ＰＭＯＳトランジスタのゲート電圧Ｖ１は、適正な電流を流せるレベルに設定される。
図１０（Ｃ）の回路構成では、電流制限素子９として、デプレッション形ＮＭＯＳトランジスタを使用している。デプレッション形ＮＭＯＳトランジスタのゲートは、節点Ａに接続されている。デプレッション形ＮＭＯＳトランジスタのスレッショルド電圧は、不純物ドープ量の調節により適正な電流を流せる値に設定される。
図１０（Ｄ）の回路構成では、電流制限素子９として、レジスタを使用している。レジスタの抵抗値は適正な電流を流せる値に設定される。
また、特許文献２及び非特許文献１では、セットで同時に列冗長メモリセル群に置換される複数のビット線対を制御する複数のイコライズ回路に対し、１つの電流制限素子で共用する構成が開示されている。このことで、電流制限素子の数を減らし、レイアウト面積の増加を小さく抑えることができる。
図１１は、このような原理に基づく、非特許文献１のＦｉｇ.８に開示されたシェアードセンスアンプの回路構成を示す図である。
図１１が、図６と異なる点は、セットで列冗長メモリセル群に置換されるビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及び、ビット線対ＢＬ１ＬＴ、ＢＬ１ＬＮにそれぞれつながっている２つのイコライズ回路１Ｌに対し１つの電流制限素子９を配置し、電流制限素子９の一方の電極はビット線プリチャージ電源ＶＨＢに接続し、他方の電極は節点Ａ０Ｌに接続し、節点Ａ０Ｌを２つのイコライズ回路１Ｌに供給している点である。
同様に、その他のセットで列冗長メモリセル群に置換される２対のビット線対につながる２つのイコライズ回路１Ｒに対し、それぞれ１つの電流制限素子９で共用している。列冗長列選択信号線ＲＹＳＷで制御される箇所についても同様である。非特許文献１の例では電流制限素子９としてデプレッション形ＮＭＯＳトランジスタを使用しているが、他のタイプの電流制限素子として使うことも可能である。
図１２（Ａ）は、特許文献２に開示されたビット線とワード線のショート欠陥のリーク電流を低減させる方法であり、図１記載のＤＲＡＭのアレイ構成図に対し、列番号０のみを抜き出した部分を示した図である。また、図１２（Ｂ）は、その方法をシェアードセンスアンプ回路に当てはめた回路構成の例であり、図６に対し、列選択信号線ＹＳＷ０で制御される部分のみを抜き出してある。
図１２（Ａ）が、図１に対して異なる箇所は、各列選択信号線ＹＳＷ０、ＹＳＷ１、・・・ＲＹＳＷと平行に信号線Ａ０、Ａ１、・・・ＲＡがそれぞれ配線され、信号線Ａ０、Ａ１、・・・ＲＡが各センスアンプ６に接続されており、また、信号線Ａ０、Ａ１、・・・ＲＡとビット線プリチャージ電源ＶＨＢとはそれぞれヒューズを通して接続されている点であり、電流制限素子９としてヒューズが使われている。
図１２（Ｂ）が、図６に対し異なる箇所は、列選択信号線ＹＳＷ０で制御されるセンスアンプ回路６０、及び６１内の４個のイコライズ回路に、ＶＨＢの代わりに信号線Ａ０が接続されている点である。
図１２（Ａ）、図１２（Ｂ）に示した特許文献２に開示された構成は、ビット線とワード線のショート欠陥１５が発生した場合、不良に該当する列選択信号線ＹＳＷ０を列冗長列選択信号線ＲＹＳＷに置換し、さらに該当する信号線Ａ０のヒューズを切断しリーク電流を遮断するものである。
特開平８−２６３９８３号公報（請求項９、図３、図４、図５） 特開平７−３３４９８７号公報（段落番号００３５、００３６、図１、図２、図３） アイイーイーイー ジャーナル オブ ソリット ステート サーキッツ （IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.31, NO.4, APRIL 1996）、P558〜P566、Fault-Tolerant Designs for 256Mb DRAM、Toshiaki Kirihataその他、発行年月日:NO.4, APRIL 1996、P563、Fig.8
上記特許文献１に開示された図１０（Ａ）〜図１０（Ｄ）の電流制限素子における適正な制限電流量に関し、最大でもビット線とワード線のショート欠陥でのリーク電流である２００ｕＡを十分制限できる電流量でなくては対策の効果が無い。また最小でも、リーク電流不良の無い正常なビット線に対して、そのビット線を電源投入時に仕様上の所定の時間（例えば一般的ＤＲＡＭの仕様では２００ｕ秒）にＶＨＢレベルまで引き上げられる電流量の数ｎＡ（ナノアンペア）程度以上が必要である。我々の見積では電流制限素子の適正な電流量は数ｕＡ程度であると考えている。
図１０（Ａ）に示した、電流制限素子としてゲートに定電圧レベルＶ１を入力したＮＭＯＳトランジスタにおいて、不良の無い場合、スタンバイ時における節点ＡのレベルはＶＨＢレベルになる。一方ビット線とワード線のショート欠陥によるリーク電流が発生した場合、節点ＡのレベルがＶＨＢよりも低下する。この時、電流制限素子のＮＭＯＳトランジスタのソース電圧は節点Ａであり、またゲート電圧はＶ１であるため、節点Ａのレベルが低くなればなるほどＮＭＯＳトランジスタのＶＧＳ（ゲートソース間電圧）が広がり、制限できる電流量が増大する。すなわち、ショート欠陥によるリーク抵抗が小さくなればなるほど電流制限素子の制限電流量が増大してしまい、特性的に問題がある。
図１０（Ｄ）に示した電流制限素子としてレジスタを用いた場合も同様に、ショート欠陥によるリーク電流が発生した場合、リーク抵抗が小さくなればなるほど節点Ａのレベルが下がってレジスタの両電極の電位差が広がるため制限電流量が増大してしまい、特性的に問題がある。
図１０（Ｃ）に示した電流制限素子としてゲートを節点Ａに接続したデプレッション型ＮＭＯＳトランジスタにおいて、ショート欠陥によるリーク電流が発生した場合に節点Ａのレベルは下がる。しかし、ソースとゲートが短絡されておりＶＧＳ＝０Ｖで一定であるため、節点Ａのレベルに関わらず定電流源として作用する。従ってショート欠陥によるリーク抵抗の値の大きさによらずに、電流制限素子は設定した電流量に制限できるという、優れた特性を持つ。しかし、デプレッション型ＮＭＯＳトランジスタは一般的なＤＲＡＭでは使わないため、特別にデプレッション型ＮＭＯＳトランジスタを製造上作る必要があり、製造コストが増大する、という問題がある。
図１０（Ｂ）に示した、電流制限素子としてゲートに定電圧レベルＶ１を入力したＰＭＯＳトランジスタにおいて、ショート欠陥によるリーク電流が発生した場合に節点Ａのレベルは下がる。しかし、ソースレベルはＶＨＢであり、ＶＧＳ＝ＶＨＢ−Ｖ１と一定であるため、節点Ａのレベルに関わらず、定電流源として作用する。従って、ショート欠陥によるリーク抵抗の値の大きさによらず、電流制限素子は、設定した電流量に制限できるという、優れた特性を持つ。また、一般的なＤＲＡＭで通常用いられているＰＭＯＳトランジスタを採用しているため、製造コストの増大につながらないという特徴を持つ。
しかしながら、図９または図１１のイコライズ回路１Ｌ、及び１Ｒの横に電流制限素子９としてのＰＭＯＳトランジスタを配置することになり、その結果センスアンプ回路６０内のＰウエル領域に新たなＮウェルを、２箇所、追加する必要が生じる。ＮウェルとＰウェルの境目には、ウェル分離領域として、数ｕｍの幅の無駄な領域が発生するため、この方式であると、レイアウト面積が大きく増大する、という問題がある。
さらに、ウエハ状態での予備テストにおいて、書込み読出し不良となったメモリセルがヒューズの切断などのプログラミングにより、冗長セルへ置換されるが、図９及び図１１に示した従来の電流制限素子によるビット線とワード線のショート欠陥によるスタンバイ電流不良の対策であると、確実な置換が行われず、歩留を下げる、という問題もある。
図１１は、メモリセル群Ｎ７ＬとＮ７Ｒとで列置換セグメントが異なった構成におけるシェアードセンスアンプに電流制限素子９を配置した回路構成図である。この構成においてイコライズ期間、低抵抗のビット線ＢＬ０ＬＮとワード線とのショート欠陥１５があると、ビット線ＢＬ０ＬＮはワード線のスタンバイ時のレベル（ＧＮＤ、またはＶＫＫレベル）近くまで低下している。ビット線ＢＬ０ＬＴもイコライズ回路１ＬによりＢＬ０ＬＮと短絡されているので、同様の低いレベルまで低下している。また、節点Ａ０Ｌもイコライズ回路１Ｌによりビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮと短絡されているので同様の低いレベルまで低下し、イコライズ回路により節点Ａ０Ｌのレベルが供給されるビット線対ＢＬ１ＬＴ、ＢＬ１ＬＮも同様の低いレベルまで低下している。このような状態からメモリセル群Ｎ７Ｌ内のワード線を上げてアクティブ状態に移ると、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びビット線対ＢＬ１ＬＴ、ＢＬ１ＬＮにつながるメモリセルが書込み読出し不良となり、メモリセル群１０の列冗長メモリセル群Ｒ７Ｌへの置換が行われる。
一方、イコライズ期間シェアードスイッチ回路２Ｌ及び２Ｒがオンしている。このためビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びビット線対ＢＬ１ＲＴ、ＢＬ１ＲＮのレベル、及び信号線Ａ０ＲのレベルもＶＨＢよりも低下する。この低下レベルは、シェアードスイッチ回路２Ｌ及び２Ｒのオン抵抗、及び電流制限素子９の抵抗値等の比率で決まり、ワード線のスタンバイ時のレベルとＶＨＢレベルとの間の中間レベルになる。シェアードスイッチ回路２Ｌ及び２Ｒのオン抵抗、及び電流制限素子９の抵抗値は温度変動や、各電源電圧変動等で変動する。このため中間レベルの電位は各種条件で変動する。このような状態からメモリセル群Ｎ７Ｒ内のワード線を上げてアクティブ状態に移った時に、ビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びビット線対ＢＬ１ＲＴ、ＢＬ１ＲＮに接続されるメモリセルが書込み読出し不良化したり、良品化したり、と不安定な状況になる。このため、ウエハ状態での予備テストにて、ビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びビット線対ＢＬ１ＲＴ、ＢＬ１ＲＮにつながるメモリセル群を確実に書込み読出し不良ビットとして検出することが難しくなり、列冗長メモリセル群への置換が行われない場合も生じる。このため、ヒューズの切断などのプログラミングによる置換工程以降の選別テストで不良が多発し、歩留を下げる要因になる、という問題が発生する。
また、図１２（Ａ）に示す特許文献２の構成において、信号線Ａ０、Ａ１、・・・ＲＡ毎に１つの電流制限素子９であるヒューズをそれぞれ配置しており、信号線Ａ０、Ａ１、・・・ＲＡは、行番号０〜Ｍのメモリセルプレート７を制御するセンスアンプ６の全てに供給されている。ビット線とワード線のショート欠陥が発生した場合は、その欠陥に対応した列選択信号線が列冗長列選択信号線ＲＹＷＳに置換されると同時に、その欠陥に対応した信号線のヒューズ切断がおこなわれる。そのためこの構成であると必然的に行番号０〜ＭのＭ＋１個のメモリセル群が１つの大きな列置換セグメントになる。このような大きな列置換セグメントでは、列冗長セルのレイアウト面積、及び救済率に対して問題がある。
したがって、本発明の目的は、ダイナミック型半導体記憶装置におけるビット線とワード線のショート欠陥によるスタンバイ電流不良に適切に対処しながら、レイアウト面積の増大の抑止低減を図り、高い冗長救済率を達成し、確実な冗長救済を可能とする装置を提供することにある。
本願で開示される発明は、上記目的を達成するため、その概略を述べれば、シェアードセンスアンプにおける、一側のビット線対用のイコライズ回路と、他側のビット線対用のイコライズ回路とに対し、共通に１つの電流制限素子を設け、電流制限素子を通して、両方の側のイコライズ回路にビット線プリチャージ電位を供給する構成としたものである。
本発明の１つの側面（アスペクト）に係る半導体記憶装置は、対向配置される一側と他側のメモリセル群と、前記一側のメモリセル群に接続される複数対の一側のビット線対と、前記他側のメモリセル群に接続される複数対の他側のビット線対と、前記一側と他側のメモリセル群の間に配置され、前記一側のビット線対と前記他側のビット線対とを制御するシェアードセンスアンプと、を備え、前記シェアードセンスアンプは、前記一側の１対のビット線対にそれぞれ接続された一側のイコライズ回路と、前記他側の１対のビット線対にそれぞれ接続された他側のイコライズ回路と、１つ又は複数の前記一側のイコライズ回路と１つ又は複数の前記他側のイコライズ回路とに対して共通に設けられ、１つ又は複数の前記一側及び他側のイコライズ回路に対してビット線プリチャージ電位を供給する１つの電流制限素子と、を備え、前記１つの電流制限素子を共用する前記一側のイコライズ回路と前記他側のイコライズ回路にそれぞれ接続され、列冗長における置換先が共通となるメモリセル群の単位（「列置換セグメント」という）が、前記一側のメモリセル群と前記他側のメモリセル群とで、互いに異なる単位となるように構成されている。
本発明の他の側面（アスペクト）に係る半導体記憶装置は、対向配置される一側と他側のメモリセル群と、前記一側のメモリセル群に接続される複数対の一側のビット線対と、前記他側のメモリセル群に接続される複数対の他側のビット線対と、前記一側と他側のメモリセル群の間に配置され、前記一側のビット線対と前記他側のビット線対とを制御するシェアードセンスアンプと、を有し、前記シェアードセンスアンプは、前記一側の１対のビット線対にそれぞれ接続された一側のイコライズ回路と、前記他側の１対のビット線対にそれぞれ接続された他側のイコライズ回路と、を有し、前記一側のメモリセル群が活性状態の時に、第１の列選択線が活性状態に設定されるとともに、書込み／読出し動作する、前記一側の１対又は複数対のビット線対がセットで、列冗長ビット線対に置換され、
前記他側のメモリセル群が活性状態の時に、前記第１の列選択線が活性状態に設定されるとともに、書込み／読出し動作する前記他側の１対または複数対のビット線対が、セットで、列冗長ビット線対に置換され、前記一側の１対または複数対のビット線対にそれぞれ接続された前記一側のイコライズ回路と、前記他側の１対または複数対のビット線対にそれぞれ接続された前記他側のイコライズ回路に、ビット線プリチャージ電位を共通に供給する１つの電流制限素子を備え、前記１つの電流制限素子を共用する前記一側のイコライズ回路と前記他側のイコライズ回路にそれぞれ接続され、列冗長における置換先が共通となるメモリセル群の単位（「列置換セグメント」という）が、前記一側のメモリセル群と前記他側のメモリセル群とで、互いに異なる単位となるように構成されている。
本発明において、前記電流制限素子は、前記ビット線プリチャージ電源に第１端子が接続され、第２端子が、前記一側と他側のイコライズ回路に共通に接続されるＰＭＯＳトランジスタからなる構成としてもよい。
本発明において、前記ＰＭＯＳトランジスタのゲートには、基準電圧（ＧＮＤ）、メモリセルトランジスタの基板電圧（ＶＢＢ）、ワード線のスタンバイ電圧（ＶＫＫ）の電圧レベルのうちの少なくとも１つが供給される構成としてもよい。
本発明において、前記ＰＭＯＳトランジスタは、前記シェアードセンスアンプを構成するＰＭＯＳセンス回路を構成するＰＭＯＳトランジスタが配置されるＮウェルと共通のＮウェルの領域に配置されている構成としてもよい。
本発明において、前記電流制限素子から、１又は複数の前記一側のイコライズ回路と、１又は複数の前記他側のイコライズ回路とにビット線プリチャージ電位を共通に供給する配線の配線層として、メモリセル群の複数のセル容量の一端に共通に接続される容量プレート層が用いられる構成としてもよい。
本発明において、前記電流制限素子における制限電流量を可変に切り替え制御する手段を有する構成としてもよい。
本発明において、前記電流制限素子を構成するＰＭＯＳトランジスタのゲートに供給する電圧を、基準電圧、メモリセルトランジスタの基板電圧、ワード線のスタンバイ電圧のうち選択された電圧に切り替える手段を有する構成としてもよい。
本発明において、前記電流制限素子の制限電流量を、テストモードに基づき切り替えるようにしてもよい。あるいは、切断の有無により、前記電流制限素子の制限電流量を可変制御するヒューズを備え、前記電流制限素子の制限電流量をヒューズの切断により切り替えるようにしてもよい。
本発明によれば、ダイナミック型半導体記憶装置のシェアードセンスアンプにおいて、一側のビット線対用のイコライズ回路と、他側のビット線対用のイコライズ回路と、に対し、共通に１つの電流制限素子を設け、電流制限素子により電流制限されたビット線プリチャージ電位を、一側と他側の両方のイコライズ回路に供給する構成としたことにより、ビット線とワード線のショート欠陥によるスタンバイ電流不良を対策しながら、小さなレイアウト面積で、高い冗長救済率を実現できる。
また、本発明によれば、電流制限素子の制限電流値を変化させる手段を持つため、確実な冗長救済を可能とすることができる。
本発明についてさらに詳細に説述すべく添付図面を参照してこれを説明する。
本発明を実施するための最良の一実施形態について説明する。本発明の一実施の形態のダイナミック型半導体記憶装置のアレイの全体構成は、図１に示した構成とされており、重複をさけるためその説明は省略し、以下では、本発明によるシェアードセンスアンプ等の構成の詳細について説明する。
図２は、図１に示した本発明の一実施の形態のダイナミック型半導体記憶装置におけるシェアードセンスアンプの一実施例の構成を示す図である。図２には、図１におけるメモリセルプレート７に挟まれた１つのセンスアンプ６について示されている。図２に示すように、本実施例において、左側のメモリセル群Ｎ７Ｌと、右側のメモリセル群Ｎ７Ｒとでは、それぞれ異なる列置換セグメントになっている。
図２に示す本実施例の構成が、図１１の従来の構成と相違する点は、セットで列冗長メモリセル群に置換される２対のビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びＢＬ１ＬＴ、ＢＬ１ＬＮにつながる２つのイコライズ回路１Ｌと、別のセットで列冗長メモリセル群に置換される２対のビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びＢＬ１ＲＴ、ＢＬ１ＲＮにつながる２つのイコライズ回路１Ｒとの計４個のイコライズ回路に対して、共通に１つの電流制限素子９を配置し、電流制限素子９の一方の電極は、ビット線プリチャージ電源ＶＨＢに接続し、他方の電極は節点Ａ０に接続し、節点Ａ０は、４つのイコライズ回路に共通に接続されている点である。イコライズ回路１Ｌは、ビット線対に一方と他方の電極が接続されたＮＭＯＳトランジスタと、節点Ａ０に一方の電極が接続され、ビット線対の一方に他方の電極が接続されたＮＭＯＳトランジスタと、節点Ａ０に一方の電極が接続され、ビット線対の他方に他方の電極が接続されたＮＭＯＳトランジスタの計３つのトランジスタよりなり、これら３つのＮＭＯＳトランジスタのゲートは、制御線ＥＱＬに共通に接続されている。イコライズ回路１Ｒも、イコライズ回路１Ｌと同様の構成とされ、３つのＮＭＯＳトランジスタのゲートは、制御線ＥＱＲに共通に接続されている。
ビット線ＢＬ０ＬＮとワード線のショート欠陥１５が発生した場合、リーク電流は電流制限素子９で制限され、スタンバイ電流不良を対策できる。
低抵抗でのビット線ＢＬ０ＬＮとワード線のショート欠陥１５が発生した場合、図１１と同様に、イコライズ期間、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮは、ワード線のスタンバイ時のレベル（ＧＮＤ、またはＶＫＫレベル）近くまで低下している。また、節点Ａ０もイコライズ回路１Ｌにより、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮと短絡されているので同様の低いレベルまで低下する。
さらに節点Ａ０の電位が供給される、ビット線対ＢＬ１ＬＴ、ＢＬ１ＬＮ、及びビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びビット線対ＢＬ１ＲＴ、ＢＬ１ＲＮも、同様の低いレベルまで低下する。
このような状態から、メモリセル群Ｎ７Ｌ内のワード線を上げて、アクティブ状態に移ると、従来と同様にビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びビット線対ＢＬ１ＬＴ、ＢＬ１ＬＮにつながるメモリセルが書込み読出し不良となる。
さらに、本実施例では、メモリセル群Ｎ７Ｒ内のワード線を上げてアクティブ状態に移った場合においても、ビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びビット線対ＢＬ１ＲＴ、ＢＬ１ＲＮにつながるメモリセルも、安定的に書込み読出し不良とすることができる。
このため、ウエハ状態での予備テストにて、ビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びビット線対ＢＬ１ＲＴ、ＢＬ１ＲＮにつながるメモリセル群を、図１１の従来の構成よりも、確実に、列冗長メモリセル群へ置換することができ、図１１の従来の構成に対して、置換工程以降の選別テストでの歩留を改善することができる。
さらに、図１１等で示した従来のスタンバイ電流不良対策に対し、本実施例によれば、電流制限素子の素子数が半減しており、レイアウト面積を小さくできる効果がある。
図３は、本発明の一実施形態のより具体的な構成を示した図である。図３に示した本実施例の構成が、図２に示した前記実施例と相違する点は、電流制限素子９として、ゲートに定電圧レベルＶ１が接続されたＰＭＯＳトランジスタを採用し、さらに、このＰＭＯＳトランジスタは、ＰＭＯＳセンス回路４が配置されている帯状にレイアウトされたＮウェルの領域の中に配置されていることである。
電流制限素子の種類として、図１０（Ａ）〜図１０（Ｄ）に示した構成が、従来技術として開示されているが、そのうち、制限電流特性、及び製造コストの観点から、図１０（Ｂ）のＰＭＯＳトランジスタを電流制限素子として使うことが最も優れている。
しかしながら、従来の電流制限素子９の配置（図１１参照）では、新たなウェル分離領域発生により、レイアウト面積が大きく増大する、という問題があった。
これに対し、本発明を適用すれば、図３に示すように、新たなウェル分離領域が発生しないため、レイアウト面積の増大の問題を大幅に軽減する、すなわち、面積増大の特段の抑止低減効果を奏する、ことができる。
このように、本実施例によれば、製造コスト増大なく、優れた制限電流特性を持つ電流制限素子を、小さなレイアウト面積で実現できる。
定電圧のＶ１のレベルは、電流制限素子９として、使われるＰＭＯＳトランジスタが適正な電流（例えば数ｕＡ程度）を流せるレベルに設定する。例えば、Ｖ１として、ＧＮＤ、またはＶＫＫ、またはＶＢＢ等の電源電圧を用いればよい。
図３において、ビット線ＢＬ０ＬＮとワード線のショート欠陥１５がある程度の高抵抗でのショート欠陥の場合もある。その場合、イコライズ期間において、節点Ａ０等のレベルは、ワード線のスタンバイ時のレベル（ＧＮＤ、またはＶＫＫレベル）と、ビット線プリチャージ電源ＶＨＢとの中間レベルとなる。そして、その中間レベルはショート欠陥の抵抗値及び電流制限素子９の抵抗値等の比率で決まる。このため、節点Ａ０等のレベルは、温度変動等、各種条件で、そのレベルが変動する。その結果、ウエハ状態での予備テストにて、ビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びビット線対ＢＬ１ＬＴ、ＢＬ１ＬＮ、及び、ビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びビット線対ＢＬ１ＲＴ、ＢＬ１ＲＮを、安定的に書込み読出し不良とすることができない場合もある。この場合、置換工程以降の選別テストで、不良が発生し、歩留を大きく下げる要因ともなる。
そこで、この問題に対処するため、本実施例では、電流制限素子９の制限電流値を変化させる手段を具備する構成としている。
本実施例では、例えば、通常時は、電流制限素子（ＰＭＯＳトランジスタ）９のゲートに与える定電圧レベルＶ１をＶＢＢに設定する。
そして、本実施例では、ウエハ状態での予備テストの時は、定電圧レベルＶ１を、通常時よりも高いレベルに設定する（例えばＧＮＤ）。これにより、ウエハ状態での予備テストの時には、電流制限素子９のＰＭＯＳトランジスタの制限電流量は小さくなり、イコライズ期間における節点Ａ０、及びビット線対ＢＬ０ＬＴ、ＢＬ０ＬＮ、及びビット線対ＢＬ１ＬＴ、ＢＬ１ＬＮ、及びビット線対ＢＬ０ＲＴ、ＢＬ０ＲＮ、及びビット線対ＢＬ１ＲＴ、ＢＬ１ＲＮのレベル（電位）を、通常時よりも、低くすることができる。この結果、通常時に、書込み読出しで不良化したり、良品化したりと、不安定なメモリセルに対し、ウエハ状態での予備テストの時は、安定的に、書込み読出し不良とすることができ、確実に、列冗長メモリセルへの置換ができるようになる。
このように、本実施例によれば、高抵抗でのビット線とワード線のショート欠陥が発生しても、歩留を上げることができる。
なお、定電圧レベルＶ１の設定電圧の変更は、テストモード（入力されるテストモード信号）やヒューズの切断などにより行う。
本実施例によれば、一方の側の列置換セグメントと、他方の側の列置換セグメントとが異なるシェアードセンスアンプに適用しても、確実な冗長救済を行うことができる。従って、一般的なＤＲＡＭと同様の小さな列置換セグメント分割とすることができるため、図１２（Ａ）、図１２（Ｂ）に示した従来技術に対し、列冗長セルのレイアウト面積を削減でき、救済率を上げることができる。
図４は、本発明のレイアウト構成の一実施例を示す図である。本実施例は、図３に示した実施例における、信号線Ａ０、Ａ１・・・ＲＡを、効率よく配線することのできるようにしたものである。図３に示した前記実施例において、各メモリセル８のセル容量の一方の電極は、電圧ＶＰが与えられた「容量プレート」と呼ばれる導電層に接続されている。
本実施例においては、図４に示すように、メモリプレート７は、ハッチングを施して示したように、容量プレートに覆われている。
一方、従来のセンスアンプ回路６０、６１、６２、６３、・・・Ｒ６０、Ｒ６１の領域には、容量プレートの導電層は使用しないのが一般的である。
本実施例では、信号線Ａ０、Ａ１・・・ＲＡの配線として、この容量プレートの導電層を用いている。かかる構成により、シェアードセンスアンプの一方の側と他方の側にそれぞれ配置されたイコライズ回路に対して、１つの電流制限素子９を共用し、両方のイコライズ回路に、信号線Ａ０、Ａ１・・・ＲＡを配線しても、製造工程で新たな配線層の追加や、新たな配線を通すためにセンスアンプのレイアウトを従来のレイアウトから大幅に変更することは、不要とされており、図６に示す従来の回路に対して、簡単な修正で、ビット線とワード線のショート欠陥によるスタンバイ電流不良の対策を行うことができる。
図２に示した前記実施例では、１本の列選択信号線が１つのセンスアンプ回路に入力される本発明の適用例について説明したが、本発明は、１本の列選択信号線が１つのセンスアンプ回路に入力される場合や、１本の列選択信号線が４つ以上のセンスアンプ回路に入力される場合にも応用できる。
図５は、１本の列選択信号線が１つのセンスアンプ回路に入力される場合について、本発明を適用した一実施例の構成を示す図である。図５に示すように、本実施例においても、シェアードセンスアンプの左側のメモリセル群Ｎ７Ｌと右側のメモリセル群Ｎ７Ｒとで、列置換セグメントが異なる。また、ビット線対が１対毎にセットで置換される構成である。
イコライズ回路１Ｌ及びイコライズ回路１Ｒの２台のイコライズ回路に対し、共通に１つの電流制限素子９を配置し、電流制限素子９の一方の電極は、ビット線プリチャージ電源ＶＨＢに接続し、他方の電極は、節点Ａ０に接続し、また、節点Ａ０を２つのイコライズ回路に接続する。
同様に、１本の列選択信号線が４つのセンスアンプ回路に入力される場合は、シェアードセンスアンプの一方の側と他方の側の、それぞれセットで、置換される計８対のビット線対に（一方の側４対及び他方の側４対）に、それぞれ接続された計８個のイコライズ回路に対し、共通に、１つの電流制限素子を配置し、電流制限素子９の一方の電極は、ビット線プリチャージ電源ＶＨＢに接続し、他方の電極は、節点Ａ０に接続し、節点Ａ０を８個のイコライズ回路に供給する。
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう、各種変形、修正を含むことは勿論である。
本発明の一実施形態のダイナミック型半導体記憶装置のアレイ構成を示す図である。 本発明の一実施形態のシェアードセンスアンプの回路の構成例を示す図である。 本発明の一実施形態のシェアードセンスアンプの回路の構成例を示す図である。 本発明の一実施形態のシェアードセンスアンプの回路のレイアウト例を示す図である。 本発明の一実施形態のシェアードセンスアンプの回路の構成例を示す図である。 従来のシェアードセンスアンプの回路の構成例を示す図である。 図６の動作を示すタイミングチャート図である。 従来のシェアードセンスアンプの回路の一般的な構成例を示す図である。 従来のシェアードセンスアンプの回路の構成例を示す図である。 （Ａ）乃至（Ｄ）は、図９に示した電流制限素子及びイコライズ回路の回路構成の例をそれぞれ示す図である。 従来のシェアードセンスアンプの回路の構成例を示す図である。 （Ａ）は、従来のダイナミック型半導体記憶装置のアレイ構成を示す図、（Ｂ）は、（Ａ）に示したシェアードセンスアンプの回路の構成例を示す図である。
符号の説明
１、１Ｌ、１Ｒ イコライズ回路
２Ｌ、２Ｒ シェアードスイッチ回路
３ ＮＭＯＳセンス回路
４ ＰＭＯＳセンス回路
５ ＩＯスイッチ回路
６ センスアンプ
７ メモリプレート
８ メモリセル
９ 電流制限素子
１０、１１ メモリセル群
１２ ワード線ドライバ
１３ Ｙデコーダ
１４ Ｘデコーダ
１５ ビット線とワード線のショート欠陥
６０、６１、６２、６３、Ｒ６０、Ｒ６１ センスアンプ回路
Ｎ６ メモリセル群Ｎ７を制御するセンスアンプ
Ｎ７、Ｎ７Ｌ、Ｎ７Ｒ 通常のセルであるメモリセル群
Ｎ１３ 通常のセル用のＹＤＥＣ
Ｒ６ メモリセル群Ｒ７を制御するセンスアンプ
Ｒ７、Ｒ７Ｌ、Ｒ７Ｒ 列冗長セルであるメモリセル群
Ｒ１３ 列冗長セル用のＹＤＥＣ

Claims (13)

  1. 対向配置される一側と他側のメモリセル群と、
    前記一側のメモリセル群に接続される複数対の一側のビット線対と、
    前記他側のメモリセル群に接続される複数対の他側のビット線対と、
    前記一側と他側のメモリセル群の間に配置され、前記一側のビット線対と前記他側のビット線対とを制御するシェアードセンスアンプと、
    を備え、
    前記シェアードセンスアンプは、
    前記一側の１対のビット線対にそれぞれ接続された一側のイコライズ回路と、
    前記他側の１対のビット線対にそれぞれ接続された他側のイコライズ回路と、
    １つ又は複数の前記一側のイコライズ回路と１つ又は複数の前記他側のイコライズ回路とに対して共通に設けられ、１つ又は複数の前記一側及び他側のイコライズ回路に対してビット線プリチャージ電位を供給する１つの電流制限素子と、
    を備え、
    前記１つの電流制限素子を共用する前記一側のイコライズ回路と前記他側のイコライズ回路にそれぞれ接続され、列冗長における置換先が共通となるメモリセル群の単位（「列置換セグメント」という）が、前記一側のメモリセル群と前記他側のメモリセル群とで、互いに異なる単位となるように構成されている、ことを特徴とするダイナミック型半導体記憶装置。
  2. 対向配置される一側と他側のメモリセル群と、
    前記一側のメモリセル群に接続される複数対の一側のビット線対と、
    前記他側のメモリセル群に接続される複数対の他側のビット線対と、
    前記一側と他側のメモリセル群の間に配置され、前記一側のビット線対と前記他側のビット線対とを制御するシェアードセンスアンプと、
    を有し、
    前記シェアードセンスアンプは、
    前記一側の１対のビット線対にそれぞれ接続された一側のイコライズ回路と、
    前記他側の１対のビット線対にそれぞれ接続された他側のイコライズ回路と、
    を有し、
    前記一側のメモリセル群が活性状態の時に、第１の列選択線が活性状態に設定されるとともに、書込み／読出し動作する、前記一側の１対又は複数対のビット線対がセットで、列冗長ビット線対に置換され、
    前記他側のメモリセル群が活性状態の時に、前記第１の列選択線が活性状態に設定されるとともに、書込み／読出し動作する前記他側の１対または複数対のビット線対が、セットで、列冗長ビット線対に置換され、
    前記一側の１対または複数対のビット線対にそれぞれ接続された前記一側のイコライズ回路と、前記他側の１対または複数対のビット線対にそれぞれ接続された前記他側のイコライズ回路に、ビット線プリチャージ電位を共通に供給する１つの電流制限素子を備え、
    前記１つの電流制限素子を共用する前記一側のイコライズ回路と前記他側のイコライズ回路にそれぞれ接続され、列冗長における置換先が共通となるメモリセル群の単位（「列置換セグメント」という）が、前記一側のメモリセル群と前記他側のメモリセル群とで、互いに異なる単位となるように構成されている、ことを特徴とするダイナミック型半導体記憶装置。
  3. 前記電流制限素子は、ビット線プリチャージ電源に第１端子が接続され、第２端子が、前記ビット線プリチャージ電位を与える給電端子として、前記一側と他側のイコライズ回路に共通に接続されるＰＭＯＳトランジスタを含む、ことを特徴とする請求項１又は２記載のダイナミック型半導体記憶装置。
  4. 前記ＰＭＯＳトランジスタのゲートには、基準電圧（ＧＮＤ）、メモリセルトランジスタの基板電圧（ＶＢＢ）、ワード線のスタンバイ電圧（ＶＫＫ）の電圧レベルのうちの少なくとも１つが供給される、ことを特徴とする請求項３記載のダイナミック型半導体記憶装置。
  5. 前記ＰＭＯＳトランジスタは、前記シェアードセンスアンプを構成するＰＭＯＳセンス回路を構成するＰＭＯＳトランジスタが配置されるＮウェルと共通のＮウェルの領域に配置されている、ことを特徴とする請求項３又は４記載のダイナミック型半導体記憶装置。
  6. 前記電流制限素子から、１又は複数の前記一側のイコライズ回路と、１又は複数の前記他側のイコライズ回路とにビット線プリチャージ電位を共通に供給する配線の配線層として、メモリセル群の複数のセル容量の一端に共通に接続される容量プレート層が用いられる、ことを特徴とする請求項１乃至５のいずれか一に記載のダイナミック型半導体記憶装置。
  7. 前記電流制限素子における制限電流量を可変に切り替え制御する手段を有する、ことを特徴とする請求項１乃至５のいずれか一に記載のダイナミック型半導体記憶装置。
  8. 前記電流制限素子を構成するＰＭＯＳトランジスタのゲートに供給する電圧を、基準電圧、メモリセルトランジスタの基板電圧、ワード線のスタンバイ電圧のうち選択された電圧に切り替える手段を有する、ことを特徴とする請求項３乃至５のいずれか一に記載のダイナミック型半導体記憶装置。
  9. 前記電流制限素子の制限電流量を、テストモードに基づき切り替える、ことを特徴とする請求項７記載のダイナミック型半導体記憶装置。
  10. 切断の有無により、前記電流制限素子の制限電流量を可変制御するヒューズを備え、
    前記電流制限素子の制限電流量をヒューズの切断により切り替える、ことを特徴とする請求項６記載のダイナミック型半導体記憶装置。
  11. 対向配置され、それぞれが、冗長セルを有する、一側と他側の２つのメモリアレイと、
    前記２つのメモリアレイの間に接続されるセンスアンプ回路と、
    を有し、
    前記センスアンプ回路は、前記一側のメモリアレイのビット線対に対して設けられ、前記ビット線対に一端がそれぞれ接続され、プリチャージ・イコライズ動作時、他端に共通に入力されるビットプリチャージ電圧にしたがって、前記ビット線対をそれぞれビットプリチャージ電圧に駆動する２つの能動素子と、前記ビット線対の間に挿入される１つの能動素子とを有し、前記３つの能動素子の制御端子は、第１のイコライズ制御信号に共通に接続されてなる一側のイコライズ回路と、
    前記他側のメモリアレイのビット線対に対して設けられ、前記ビット線対に一端がそれぞれ接続され、プリチャージ・イコライズ動作時、他端に共通に入力されるビットプリチャージ電圧にしたがって、前記ビット線対をそれぞれビットプリチャージ電圧に駆動する２つの能動素子と、前記ビット線対の間に挿入される１つの能動素子とを有し、前記３つの能動素子の制御端子は、第２のイコライズ制御信号に共通に接続されてなる他側のイコライズ回路と、
    第１及び第２のノードにビット線対の電圧を受け差動増幅して前記第１及び第２のノードに出力するセンス回路と、
    前記一側のイコライズ回路に接続されるビット線対の端部と、前記センス回路の第１及び第２のノード間の接続を、入力される制御信号に基づきオン・オフ制御する第１のスイッチと、
    前記他側のイコライズ回路に接続されるビット線対の端部と、前記センス回路の第１及び第２のノード間の接続を、入力される制御信号に基づきオン・オフ制御する第２のスイッチと、
    前記センス回路の第１及び第２のノードと対応するＩＯ線を、入力される列選択信号によってオン・オフ制御するスイッチと、
    を備え、
    さらに、１組の前記一側と他側のイコライズ回路に対して共通に設けられ、一端がビット線プリチャージ電源に接続され、制御端子に所定の電圧が入力され、他端が、前記一側と他側のイコライズ回路における、前記ビット線対をビットプリチャージ電圧に駆動する２つの能動素子の前記他端に、共通接続されてなる電流制限素子を備え、
    前記１つの電流制限素子を共用する前記一側のイコライズ回路と前記他側のイコライズ回路にそれぞれ接続され、列冗長における置換先が共通となるメモリセル群の単位（「列置換セグメント」という）が、前記一側のメモリセル群と前記他側のメモリセル群とで、互いに異なる単位となるように構成されている、ことを特徴とするダイナミック型半導体記憶装置。
  12. 前記電流制限素子が、複数の前記一側のイコライズ回路と、複数の前記他側のイコライズ回路とに対して共通に設けられ、
    前記電流制限素子は、一端がビット線プリチャージ電源に接続され、制御端子に所定の電圧が入力され、他端が、複数の前記一側のイコライズ回路における、前記ビット線対をビット線プリチャージ電位に駆動する２つの能動素子の前記他端に共通接続され、複数の前記他側のイコライズ回路における、前記ビット線対をビットプリチャージ電圧に駆動する２つの能動素子の前記他端に共通接続される、ことを特徴とする請求項１１記載のダイナミック型半導体記憶装置。
  13. 複数の前記一側のイコライズ回路に接続するビット線対と、複数の前記他側のイコライズ回路に接続するビット線対のデータが、共通の列選択信号でオン・オフされるスイッチを介して対応するＩＯ線に接続される、ことを特徴とする請求項１２記載のダイナミック型半導体記憶装置。
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