JPH09120695A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09120695A JPH09120695A JP8213874A JP21387496A JPH09120695A JP H09120695 A JPH09120695 A JP H09120695A JP 8213874 A JP8213874 A JP 8213874A JP 21387496 A JP21387496 A JP 21387496A JP H09120695 A JPH09120695 A JP H09120695A
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/81—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a hierarchical redundancy scheme
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- G—PHYSICS
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- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリセルアレイ内のコラム側に発生した欠
陥メモリセルをスペアセルでリペアするためのコラム冗
長回路を有する半導体メモリ装置を提供する。 【解決手段】 本発明による半導体メモリ装置は、多数
のメモリブロックＭＢｉより構成されるメモリセルアレ
イＭＡと、ブロック選択信号φＢＬＫ０〜φＢＬＫ３及
びワードライン選択信号を発生するローデコーディング
手段と、欠陥アドレスの入力に応答してプログラムアド
レスを出力する多数の欠陥アドレスプログラム手段と、
欠陥アドレスプログラム手段に欠陥コラムアドレスを伝
送する欠陥アドレス伝送手段と、欠陥アドレスプログラ
ム手段の出力をイネーブルする冗長イネーブル手段と、
スペアコラムラインを活性化するスペアコラム選択ライ
ン活性化手段とを含むことによって、チップ面積が増加
せず、効率よくコラムをリペアすることができる。
陥メモリセルをスペアセルでリペアするためのコラム冗
長回路を有する半導体メモリ装置を提供する。 【解決手段】 本発明による半導体メモリ装置は、多数
のメモリブロックＭＢｉより構成されるメモリセルアレ
イＭＡと、ブロック選択信号φＢＬＫ０〜φＢＬＫ３及
びワードライン選択信号を発生するローデコーディング
手段と、欠陥アドレスの入力に応答してプログラムアド
レスを出力する多数の欠陥アドレスプログラム手段と、
欠陥アドレスプログラム手段に欠陥コラムアドレスを伝
送する欠陥アドレス伝送手段と、欠陥アドレスプログラ
ム手段の出力をイネーブルする冗長イネーブル手段と、
スペアコラムラインを活性化するスペアコラム選択ライ
ン活性化手段とを含むことによって、チップ面積が増加
せず、効率よくコラムをリペアすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にメモリセルアレイ内のコラム側に発生した欠
陥メモリセルをスペアメモリセルでリペア（repair) す
るためのコラム冗長回路を有する半導体メモリ装置に関
するものである。
係り、特にメモリセルアレイ内のコラム側に発生した欠
陥メモリセルをスペアメモリセルでリペア（repair) す
るためのコラム冗長回路を有する半導体メモリ装置に関
するものである。
【０００２】
【従来の技術】メモリ装置の高集積化に伴って冗長回路
が広く用いられている。通常の冗長回路はスペアローメ
モリセル、スペアコラムメモルリセル及びスペアローメ
モリセルを活性化するロー冗長回路及びスペアコラムメ
モリセルを活性化させるコラム冗長回路を有する。
が広く用いられている。通常の冗長回路はスペアローメ
モリセル、スペアコラムメモルリセル及びスペアローメ
モリセルを活性化するロー冗長回路及びスペアコラムメ
モリセルを活性化させるコラム冗長回路を有する。
【０００３】このような冗長回路は欠陥ロー又は欠陥コ
ラムのメモリセルを指定するアドレス信号が入力される
と該アドレス信号によりノーマルメモリセルが選択され
ず、スペアロー又はスペアコラムのメモリセルが選択さ
れるよう構成される。ところで、メモリ装置の高集積化
により欠陥メモリセルの発生確率が高まり、且つスペア
ロー及びスペアコラム数も増加することになり、これに
よってチップの面積が増加する。従って、半導体技術分
野では最小限のスペアロー及びスペアコラムを用いて最
大のリペア効率を上げようとする技術の研究が続けられ
ている。
ラムのメモリセルを指定するアドレス信号が入力される
と該アドレス信号によりノーマルメモリセルが選択され
ず、スペアロー又はスペアコラムのメモリセルが選択さ
れるよう構成される。ところで、メモリ装置の高集積化
により欠陥メモリセルの発生確率が高まり、且つスペア
ロー及びスペアコラム数も増加することになり、これに
よってチップの面積が増加する。従って、半導体技術分
野では最小限のスペアロー及びスペアコラムを用いて最
大のリペア効率を上げようとする技術の研究が続けられ
ている。
【０００４】コラムリペア方法の一例として米国特許第
４，８２９，４８０号に記載された“ＣＭＯＳ ＤＲＡ
Ｍのコラム冗長回路(Column redundancy circuit for C
MOSdynamic random access memory) ”が図１に示して
ある。図１は米国特許第４，８２９，４８０号に記載の
コラム冗長回路の動作を容易に説明するために４個のメ
モリブロックＭＢ０〜ＭＢ３を備えた例である。
４，８２９，４８０号に記載された“ＣＭＯＳ ＤＲＡ
Ｍのコラム冗長回路(Column redundancy circuit for C
MOSdynamic random access memory) ”が図１に示して
ある。図１は米国特許第４，８２９，４８０号に記載の
コラム冗長回路の動作を容易に説明するために４個のメ
モリブロックＭＢ０〜ＭＢ３を備えた例である。
【０００５】図１において参照符号ＭＡで示した部分は
メモリセルアレイであって、４個のメモリブロック（Ｍ
Ｂｉ、ｉ＝０，１，２，３）を有する。ここで、メモリ
ブロックＭＢｉは一つのローデコーダ（ローデコーディ
ング手段）と一つのコラムデコーダを共有する。それぞ
れのメモリブロックＭＢ０〜ＭＢ３は図示しないアドレ
スバッファからローデコーダに供給されるアドレス信号
でメモリセルアレイＭＡ内のワードラインを選択するた
めに提供されるビットを除いた残りビットのうち二つの
ビットにより選択され得る。
メモリセルアレイであって、４個のメモリブロック（Ｍ
Ｂｉ、ｉ＝０，１，２，３）を有する。ここで、メモリ
ブロックＭＢｉは一つのローデコーダ（ローデコーディ
ング手段）と一つのコラムデコーダを共有する。それぞ
れのメモリブロックＭＢ０〜ＭＢ３は図示しないアドレ
スバッファからローデコーダに供給されるアドレス信号
でメモリセルアレイＭＡ内のワードラインを選択するた
めに提供されるビットを除いた残りビットのうち二つの
ビットにより選択され得る。
【０００６】ここで、それぞれのメモリブロックＭＢ０
〜ＭＢ３はアドレス信号でＭＳＢとＭＳＢ−１をデコー
ディングすることから選択され、またコラムラインは８
ビットのコラムアドレス信号ＣＡ１〜ＣＡ８をデコーデ
ィングすることから選択される。図１に示したメモリブ
ロックＭＢｉはノーマルメモリブロックＢＬＫｉとスペ
アメモリブロックＳＢＬＫｉとに分けられる。そして、
コラムデコーダＣＤはノーマルメモリブロックＢＬＫｉ
内のコラムラインＣＬｎを選択するコラム選択ラインＣ
ＳＬｎを活性化するノーマルコラムデコーダＮＣＤと、
スペアメモリブロックＳＢＬＫｉ内のスペアコラムライ
ンＳＣＬｍを選択するスペアコラム選択ラインＳＣＳＬ
ｍを活性化するスペアコラムデーコダＳＣＤとより構成
される。
〜ＭＢ３はアドレス信号でＭＳＢとＭＳＢ−１をデコー
ディングすることから選択され、またコラムラインは８
ビットのコラムアドレス信号ＣＡ１〜ＣＡ８をデコーデ
ィングすることから選択される。図１に示したメモリブ
ロックＭＢｉはノーマルメモリブロックＢＬＫｉとスペ
アメモリブロックＳＢＬＫｉとに分けられる。そして、
コラムデコーダＣＤはノーマルメモリブロックＢＬＫｉ
内のコラムラインＣＬｎを選択するコラム選択ラインＣ
ＳＬｎを活性化するノーマルコラムデコーダＮＣＤと、
スペアメモリブロックＳＢＬＫｉ内のスペアコラムライ
ンＳＣＬｍを選択するスペアコラム選択ラインＳＣＳＬ
ｍを活性化するスペアコラムデーコダＳＣＤとより構成
される。
【０００７】ここで、コラムラインＣＬｎはノーマルメ
モリブロックＢＬＫ０〜ＢＬＫ３コラムメモリセルに共
有され、スペアコラムラインＳＣＬｎはスペアメモリブ
ロックＳＢＬＫ０〜ＳＢＬＩ３内のスペアコラムメモリ
セルに共有される。ノーマルコラムデコーダＮＣＤは外
部のコラムアドレス信号ＣＡをデコーディングしてメモ
リブロックＢＬＫ０〜ＢＬＫ３のコラム方向に位置した
メモリセルに共通接続されたコラムラインＣＬｎを選択
するコラム選択ラインＣＳＬｎを活性化させる。このよ
うなノーマルコラムデコーダＮＣＤの動作は通常の半導
体メモリ装置に用いられるものと同一である。
モリブロックＢＬＫ０〜ＢＬＫ３コラムメモリセルに共
有され、スペアコラムラインＳＣＬｎはスペアメモリブ
ロックＳＢＬＫ０〜ＳＢＬＩ３内のスペアコラムメモリ
セルに共有される。ノーマルコラムデコーダＮＣＤは外
部のコラムアドレス信号ＣＡをデコーディングしてメモ
リブロックＢＬＫ０〜ＢＬＫ３のコラム方向に位置した
メモリセルに共通接続されたコラムラインＣＬｎを選択
するコラム選択ラインＣＳＬｎを活性化させる。このよ
うなノーマルコラムデコーダＮＣＤの動作は通常の半導
体メモリ装置に用いられるものと同一である。
【０００８】そして、スペアコラムデコーダＳＣＤは欠
陥メモリセルのアドレスをプログラミングする多数のヒ
ューズを含め、ヒューズによりプログラムされたアドレ
スが入力されるとスペアメモリブロックＳＢＬＫ０〜Ｓ
ＢＬＫ３のコラム方向に位置したメモリセルに共通接続
されたスペアコラムラインＳＣＬｍを選択するスペアコ
ラム選択ラインＳＣＳＬｍを活性化する。
陥メモリセルのアドレスをプログラミングする多数のヒ
ューズを含め、ヒューズによりプログラムされたアドレ
スが入力されるとスペアメモリブロックＳＢＬＫ０〜Ｓ
ＢＬＫ３のコラム方向に位置したメモリセルに共通接続
されたスペアコラムラインＳＣＬｍを選択するスペアコ
ラム選択ラインＳＣＳＬｍを活性化する。
【０００９】メモリブロックＢＬＫ０〜ＢＬＫ３を図１
のように配置した時、各ノーマルメモリブロックＢＬＫ
０〜ＢＬＫ３の相異なるコラムライン上のノーマルメモ
リセルで欠陥が生じたとすれば（欠陥の生じたコラムラ
インは図１のＤＣＬ０〜ＤＣＬ３で表示）、該欠陥コラ
ムラインＤＣＬ０〜ＤＣＬ３はスペアメモリブロックＳ
ＢＬＫ０〜ＳＢＬＫ３内のスペアコラムラインＳＣＬ０
〜ＳＣＬ３によりそれぞれリペアされる。
のように配置した時、各ノーマルメモリブロックＢＬＫ
０〜ＢＬＫ３の相異なるコラムライン上のノーマルメモ
リセルで欠陥が生じたとすれば（欠陥の生じたコラムラ
インは図１のＤＣＬ０〜ＤＣＬ３で表示）、該欠陥コラ
ムラインＤＣＬ０〜ＤＣＬ３はスペアメモリブロックＳ
ＢＬＫ０〜ＳＢＬＫ３内のスペアコラムラインＳＣＬ０
〜ＳＣＬ３によりそれぞれリペアされる。
【００１０】図１のような従来の方法は或るノーマルブ
ロックＢＬＫｉ内のメモリセルに欠陥が生じた場合に同
一なコラム上にありながら欠陥のない他のノーマルメモ
リブロックのメモリセルも共にリペアされる。従って、
このような欠陥メモリセルのリペア時ノーマルメモリブ
ロック内の同一のコラムラインにありながら欠陥のない
メモリセルが用いられなくなる。
ロックＢＬＫｉ内のメモリセルに欠陥が生じた場合に同
一なコラム上にありながら欠陥のない他のノーマルメモ
リブロックのメモリセルも共にリペアされる。従って、
このような欠陥メモリセルのリペア時ノーマルメモリブ
ロック内の同一のコラムラインにありながら欠陥のない
メモリセルが用いられなくなる。
【００１１】さらに、同一なコラムラインに位置する上
に相異なるノーマルメモリブロックに含まれるメモリセ
ルに欠陥が発生した場合には、欠陥の生じたノーマルメ
モリブロックの数ほどのスペアコラムラインを必要と
し、よってスペアメモリブロックの利用効率が劣ってし
まう。このような問題点は下記の図２の動作を通じてさ
らに詳細に説明する。
に相異なるノーマルメモリブロックに含まれるメモリセ
ルに欠陥が発生した場合には、欠陥の生じたノーマルメ
モリブロックの数ほどのスペアコラムラインを必要と
し、よってスペアメモリブロックの利用効率が劣ってし
まう。このような問題点は下記の図２の動作を通じてさ
らに詳細に説明する。
【００１２】図２は従来技術によるコラム冗長回路を示
す回路図であって、米国特許第４，８２９，４８０号に
記載されている。該回路はノーマルコラムデコーダＮＣ
Ｄｎ、スペアコラムデコーダＳＣＤｍ及び制御回路１０
０を有する。図３は図２に示した装置の動作を示す波形
図である。以下、図１及び図３を参照して図２に示した
コラム冗長回路の動作を説明する。まず、メモリセルア
レイＭＡ内のコラムラインのメモリセルに欠陥の生じな
いノーマル動作について説明する。
す回路図であって、米国特許第４，８２９，４８０号に
記載されている。該回路はノーマルコラムデコーダＮＣ
Ｄｎ、スペアコラムデコーダＳＣＤｍ及び制御回路１０
０を有する。図３は図２に示した装置の動作を示す波形
図である。以下、図１及び図３を参照して図２に示した
コラム冗長回路の動作を説明する。まず、メモリセルア
レイＭＡ内のコラムラインのメモリセルに欠陥の生じな
いノーマル動作について説明する。
【００１３】ノーマル動作の間、制御回路１００内のメ
インヒューズＭＦとスペアコラムデコーダＳＣＤｍ内の
アドレスプログラム用のヒューズＦ１，Ｆ１
Ｂ，．．．．，Ｆ８，Ｆ８Ｂは切れない。制御回路１０
０に入力される制御信号ＲＳＴはコラムアドレスストロ
ーブ信号ＣＡＳＢ（ここで、Ｂは元の信号の相補的信号
として用いられる）が活性化してから発生されたワンシ
ョットパルスである。
インヒューズＭＦとスペアコラムデコーダＳＣＤｍ内の
アドレスプログラム用のヒューズＦ１，Ｆ１
Ｂ，．．．．，Ｆ８，Ｆ８Ｂは切れない。制御回路１０
０に入力される制御信号ＲＳＴはコラムアドレスストロ
ーブ信号ＣＡＳＢ（ここで、Ｂは元の信号の相補的信号
として用いられる）が活性化してから発生されたワンシ
ョットパルスである。
【００１４】制御回路１００のノード４０２は切れない
メインヒューズＭＦにより電源電圧Ｖｃｃレベルに保た
れる。これによりトランジスタ３２は“ターンオフ”状
態となるのでノード５０２は“ロー”状態に保たれる。
ここで、制御信号ＲＳＴの“ハイ”パルス区間の間ノー
ド４０２の電位を充分に放電させ得ないため、ノード４
０２は電源電圧Ｖｃｃのレベルを保持し続けるべきであ
る。
メインヒューズＭＦにより電源電圧Ｖｃｃレベルに保た
れる。これによりトランジスタ３２は“ターンオフ”状
態となるのでノード５０２は“ロー”状態に保たれる。
ここで、制御信号ＲＳＴの“ハイ”パルス区間の間ノー
ド４０２の電位を充分に放電させ得ないため、ノード４
０２は電源電圧Ｖｃｃのレベルを保持し続けるべきであ
る。
【００１５】従って、ライン４９及びライン５０にはそ
れぞれ論理“ロー”及び論理“ハイ”が供給され、よっ
てＮＡＮＤゲート４５の全ての入力はディスチャージト
ランジスタ４３，４４により論理“ロー”に保たれ、ス
ペアコラム選択ラインＳＣＳＬｍは論理“ロー”即ち、
不活性化状態となる。これに対して、ノーマルコラムデ
コーダＮＣＤｎは図示しないコラムアドレスバッファの
出力信号であるコラムアドレス信号ＣＡ１〜ＣＡ８をデ
コーディングしてコラム選択ラインＣＳＬｎを活性化す
る。従って、ノーマル動作時には図３に示したようにノ
ーマルコラム選択ラインＣＳＬｎが活性化され、スペア
コラム選択ラインＳＣＳＬｍは不活性化される。
れぞれ論理“ロー”及び論理“ハイ”が供給され、よっ
てＮＡＮＤゲート４５の全ての入力はディスチャージト
ランジスタ４３，４４により論理“ロー”に保たれ、ス
ペアコラム選択ラインＳＣＳＬｍは論理“ロー”即ち、
不活性化状態となる。これに対して、ノーマルコラムデ
コーダＮＣＤｎは図示しないコラムアドレスバッファの
出力信号であるコラムアドレス信号ＣＡ１〜ＣＡ８をデ
コーディングしてコラム選択ラインＣＳＬｎを活性化す
る。従って、ノーマル動作時には図３に示したようにノ
ーマルコラム選択ラインＣＳＬｎが活性化され、スペア
コラム選択ラインＳＣＳＬｍは不活性化される。
【００１６】次に、メモリセルアレイＭＡ内のコラムラ
インのメモリセルに欠陥の生じた冗長動作を説明する。
ウェーハテストの結果、図１のメモリセルアレイＭＡの
うち欠陥のあるコラムが検出されると、欠陥メモリセル
は下記のような動作によりリペアされる。冗長動作の場
合にはまず、制御回路１００内のメインヒューズが切れ
るべきである。
インのメモリセルに欠陥の生じた冗長動作を説明する。
ウェーハテストの結果、図１のメモリセルアレイＭＡの
うち欠陥のあるコラムが検出されると、欠陥メモリセル
は下記のような動作によりリペアされる。冗長動作の場
合にはまず、制御回路１００内のメインヒューズが切れ
るべきである。
【００１７】そして、スペアコラムデコーダＳＣＤｍ内
のプログラミングヒューズのうち欠陥コラムアドレスの
位置に該当するヒューズが切れるべきである。このよう
に欠陥コラムアドレスに対応するヒューズ手段が切られ
るのは良く知られた方法である。メモリセルアレイＭＡ
のうち欠陥の生じたコラムラインを指定するコラムアド
レスＣＡ８〜ＣＡ１が“００００００００”と仮定すれ
ば、欠陥メモリセルのコラムアドレス信号ＣＡ８〜ＣＡ
１に対応してプログラムヒューズＦ８，Ｆ７，Ｆ６，Ｆ
５，Ｆ４，Ｆ３，Ｆ２，Ｆ１が切れる。該状態でコラム
アドレスストローブ信号ＣＡＳＢを印加し、欠陥コラム
アドレス“００００００００”を印加すれば制御回路１
００には前述したように“ハイ”状態のワンショットパ
ルス信号が印加される。
のプログラミングヒューズのうち欠陥コラムアドレスの
位置に該当するヒューズが切れるべきである。このよう
に欠陥コラムアドレスに対応するヒューズ手段が切られ
るのは良く知られた方法である。メモリセルアレイＭＡ
のうち欠陥の生じたコラムラインを指定するコラムアド
レスＣＡ８〜ＣＡ１が“００００００００”と仮定すれ
ば、欠陥メモリセルのコラムアドレス信号ＣＡ８〜ＣＡ
１に対応してプログラムヒューズＦ８，Ｆ７，Ｆ６，Ｆ
５，Ｆ４，Ｆ３，Ｆ２，Ｆ１が切れる。該状態でコラム
アドレスストローブ信号ＣＡＳＢを印加し、欠陥コラム
アドレス“００００００００”を印加すれば制御回路１
００には前述したように“ハイ”状態のワンショットパ
ルス信号が印加される。
【００１８】これにより、トランジスタ３０は“ターン
オン”、トランジスタ３２は“ターンオフ”されるの
で、制御回路１００内のノード４０２，５０２は制御信
号ＲＳＴの“ハイ”の入力に応答してそれぞれ論理“ロ
ー”及び論理“ハイ”となる。これにより、ライン４９
及びライン５０はそれぞれ論理“ハイ”及び論理“ロ
ー”となることによってディスチャージトランジスタ４
３，４４は“ターンオフ”状態となる。
オン”、トランジスタ３２は“ターンオフ”されるの
で、制御回路１００内のノード４０２，５０２は制御信
号ＲＳＴの“ハイ”の入力に応答してそれぞれ論理“ロ
ー”及び論理“ハイ”となる。これにより、ライン４９
及びライン５０はそれぞれ論理“ハイ”及び論理“ロ
ー”となることによってディスチャージトランジスタ４
３，４４は“ターンオフ”状態となる。
【００１９】伝達ゲートＴ１，Ｔ１Ｂ，．．．，Ｔ８，
Ｔ８Ｂは全て“ターンオン”されてコラムアドレスバッ
ファから出力されるコラムアドレスＣＡ１〜ＣＡ８及び
これに相補した信号レベルを有するアドレスＣＡ１Ｂ〜
ＣＡ８ＢをヒューズＦ１，Ｆ１Ｂ〜Ｆ８，Ｆ８Ｂの一側
入力端子に伝達させる。この際、ヒューズＦ１，Ｆ１Ｂ
〜Ｆ８，Ｆ８Ｂのうち欠陥コラムアドレスに対応するヒ
ューズＦ８，Ｆ７，Ｆ６，Ｆ５，Ｆ４，Ｆ３，Ｆ２，Ｆ
１は既に切れているのでＮＡＮＤゲート４５の入力は全
て論理“ハイ”となる。これにより、ＮＡＮＤゲート４
５は論理“ロー”を出力し、ＮＡＮＤゲート４５の出力
ノードに接続されたインバータ４６は論理“ハイ”を出
力してスペアコラム選択ラインＳＣＳＬｍ０が活性化す
る。
Ｔ８Ｂは全て“ターンオン”されてコラムアドレスバッ
ファから出力されるコラムアドレスＣＡ１〜ＣＡ８及び
これに相補した信号レベルを有するアドレスＣＡ１Ｂ〜
ＣＡ８ＢをヒューズＦ１，Ｆ１Ｂ〜Ｆ８，Ｆ８Ｂの一側
入力端子に伝達させる。この際、ヒューズＦ１，Ｆ１Ｂ
〜Ｆ８，Ｆ８Ｂのうち欠陥コラムアドレスに対応するヒ
ューズＦ８，Ｆ７，Ｆ６，Ｆ５，Ｆ４，Ｆ３，Ｆ２，Ｆ
１は既に切れているのでＮＡＮＤゲート４５の入力は全
て論理“ハイ”となる。これにより、ＮＡＮＤゲート４
５は論理“ロー”を出力し、ＮＡＮＤゲート４５の出力
ノードに接続されたインバータ４６は論理“ハイ”を出
力してスペアコラム選択ラインＳＣＳＬｍ０が活性化す
る。
【００２０】さらに、インバータ４６の出力ノードに一
つの入力ノードの接続されたノーマルコラムデコーダＮ
ＣＤｎの出力は論理“ロー”となって、コラム選択ライ
ンＣＳＬｎを不活性化させる。これにより、ノーマルメ
モリブロックの欠陥のあるコラムが選択されずにスペア
メモリブロックのスペアコラムが選択される。
つの入力ノードの接続されたノーマルコラムデコーダＮ
ＣＤｎの出力は論理“ロー”となって、コラム選択ライ
ンＣＳＬｎを不活性化させる。これにより、ノーマルメ
モリブロックの欠陥のあるコラムが選択されずにスペア
メモリブロックのスペアコラムが選択される。
【００２１】図１の装置において、各ノーマルメモリブ
ロックＢＬＫ０〜ＢＬＫ３毎に相異なるコラムラインで
欠陥が生じた場合には図２に示したような４個のコラム
冗長回路が具備されるべきである。即ち、ノーマルメモ
リブロックＢＬＫ０〜ＢＬＫ３の欠陥コラムはそれぞれ
スペアメモリブロックＳＢＬＫ０〜ＳＢＬＫ３内のスペ
アコラムラインＳＣＳＬ０、ＳＣＳＬ１、ＳＣＳＬ２及
びＳＣＳＬ３によりそれぞれリペアされる。
ロックＢＬＫ０〜ＢＬＫ３毎に相異なるコラムラインで
欠陥が生じた場合には図２に示したような４個のコラム
冗長回路が具備されるべきである。即ち、ノーマルメモ
リブロックＢＬＫ０〜ＢＬＫ３の欠陥コラムはそれぞれ
スペアメモリブロックＳＢＬＫ０〜ＳＢＬＫ３内のスペ
アコラムラインＳＣＳＬ０、ＳＣＳＬ１、ＳＣＳＬ２及
びＳＣＳＬ３によりそれぞれリペアされる。
【００２２】
【発明が解決しようとする課題】このような従来のコラ
ム欠陥のリペア方法は、多くのスペアコラムラインを必
要とし、これによってチップ面積の増大を招いたり欠陥
メモリセルがリペアされると同時に非欠陥メモリセルが
リペアされるため、リペア効率を低下させる。従って、
本発明の目的は半導体メモリ装置のコラムリペアの効率
を高めるためのコラム冗長回路を有する半導体メモリ装
置を提供することにある。
ム欠陥のリペア方法は、多くのスペアコラムラインを必
要とし、これによってチップ面積の増大を招いたり欠陥
メモリセルがリペアされると同時に非欠陥メモリセルが
リペアされるため、リペア効率を低下させる。従って、
本発明の目的は半導体メモリ装置のコラムリペアの効率
を高めるためのコラム冗長回路を有する半導体メモリ装
置を提供することにある。
【００２３】本発明の他の目的は追加のコラム冗長回路
を具備せずに効率よくコラムをリペアし得る冗長回路を
有する半導体メモリ装置を提供することにある。本発明
のさらに他の目的は多数のスペアメモリブロックで共有
された一つのスペアコラムラインで多数のノーマルメモ
リブロックの欠陥コラムラインがリペアできるコラム冗
長回路を有する半導体メモリ装置を提供することにあ
る。
を具備せずに効率よくコラムをリペアし得る冗長回路を
有する半導体メモリ装置を提供することにある。本発明
のさらに他の目的は多数のスペアメモリブロックで共有
された一つのスペアコラムラインで多数のノーマルメモ
リブロックの欠陥コラムラインがリペアできるコラム冗
長回路を有する半導体メモリ装置を提供することにあ
る。
【００２４】
【課題を解決するための手段】前記のような目的を達成
するために本発明による半導体メモリ装置は、ノーマル
メモリセルとスペアメモリセルをそれぞれ有する多数の
メモリブロックより構成されるメモリセルアレイと、ロ
ーアドレス信号の入力をデコーディングして前記多数の
メモリブロックのうち一つを選択するブロック選択信号
及び前記選択されたメモリブロック内のノーマルメモリ
セルのワードラインを選択するワードライン選択信号を
発生するローデコーディング手段と、前記それぞれのメ
モリブロックの欠陥コラムメモリセルのコラムアドレス
をプログラミングし、欠陥アドレスの入力に応答してプ
ログラムアドレスを出力する多数の欠陥アドレスプログ
ラム手段と、前記ブロック選択信号に応答して該当メモ
リブロックに対応する欠陥アドレスプログラム手段に欠
陥コラムアドレスを伝送する欠陥アドレス伝送手段と、
冗長制御信号に応答して前記多数の欠陥アドレスプログ
ラム手段の出力をイネーブルする冗長イネーブル手段
と、前記ブロック選択信号に応答する欠陥アドレスプロ
グラム手段から出力されるプログラムアドレスをデコー
ディングして該当メモリブロックのノーマルメモリセル
に対応するスペアコラムラインを活性化するスペアコラ
ム選択ライン活性化手段とを含む。
するために本発明による半導体メモリ装置は、ノーマル
メモリセルとスペアメモリセルをそれぞれ有する多数の
メモリブロックより構成されるメモリセルアレイと、ロ
ーアドレス信号の入力をデコーディングして前記多数の
メモリブロックのうち一つを選択するブロック選択信号
及び前記選択されたメモリブロック内のノーマルメモリ
セルのワードラインを選択するワードライン選択信号を
発生するローデコーディング手段と、前記それぞれのメ
モリブロックの欠陥コラムメモリセルのコラムアドレス
をプログラミングし、欠陥アドレスの入力に応答してプ
ログラムアドレスを出力する多数の欠陥アドレスプログ
ラム手段と、前記ブロック選択信号に応答して該当メモ
リブロックに対応する欠陥アドレスプログラム手段に欠
陥コラムアドレスを伝送する欠陥アドレス伝送手段と、
冗長制御信号に応答して前記多数の欠陥アドレスプログ
ラム手段の出力をイネーブルする冗長イネーブル手段
と、前記ブロック選択信号に応答する欠陥アドレスプロ
グラム手段から出力されるプログラムアドレスをデコー
ディングして該当メモリブロックのノーマルメモリセル
に対応するスペアコラムラインを活性化するスペアコラ
ム選択ライン活性化手段とを含む。
【００２５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施例を詳細に説明する。図４、図５及び前述した
図３のタイミング図を参照して一実施例の動作を説明す
る。ここで、図１及び図２と同一の参照符号は同一部材
を示す。図４は本発明によるコラムリペア方法を説明す
るための図である。メモリセルアレイＭＡ内の各ノーマ
ルメモリブロックＢＬＫ０〜ＢＬＫ３で相異なるコラム
ライン上のメモリセルに欠陥が生じた場合、このような
欠陥コラムメモリセルがスペアコラムデコーダＳＣＤ’
の動作により多数のメモリブロックＭＢ０〜ＭＢ３に共
有された一つのスペアコラムラインによりリペアされる
例を示している。
明の実施例を詳細に説明する。図４、図５及び前述した
図３のタイミング図を参照して一実施例の動作を説明す
る。ここで、図１及び図２と同一の参照符号は同一部材
を示す。図４は本発明によるコラムリペア方法を説明す
るための図である。メモリセルアレイＭＡ内の各ノーマ
ルメモリブロックＢＬＫ０〜ＢＬＫ３で相異なるコラム
ライン上のメモリセルに欠陥が生じた場合、このような
欠陥コラムメモリセルがスペアコラムデコーダＳＣＤ’
の動作により多数のメモリブロックＭＢ０〜ＭＢ３に共
有された一つのスペアコラムラインによりリペアされる
例を示している。
【００２６】例えば、ノーマルメモリブロックＢＬＫ０
上の欠陥コラムラインＤＣＬ０、ノーマルメモリブロッ
クＢＬＫ１上の欠陥コラムラインＤＣＬ１、ノーマルメ
モリブロックＢＬＫ２上の欠陥コラムラインＤＣＬ２、
ノーマルメモリブロックＢＬＫ３上の欠陥コラムライン
ＤＣＬ３が一つのスペアコラムラインＳＣＬ０によりリ
ペアされる例である。
上の欠陥コラムラインＤＣＬ０、ノーマルメモリブロッ
クＢＬＫ１上の欠陥コラムラインＤＣＬ１、ノーマルメ
モリブロックＢＬＫ２上の欠陥コラムラインＤＣＬ２、
ノーマルメモリブロックＢＬＫ３上の欠陥コラムライン
ＤＣＬ３が一つのスペアコラムラインＳＣＬ０によりリ
ペアされる例である。
【００２７】スペアコラムデコーダＳＣＤ’において、
各メモリブロックＭＢ０〜ＭＢ３内の欠陥コラムアドレ
スをプログラミングするヒューズの出力はブロック選択
信号φＢＬＫ０〜φＢＬＫ３により選択されて一本のス
ペアコラムラインＳＣＬｍで多数のノーマルメモリブロ
ックＢＬＫｉ内の欠陥メモリセルをリペアする。このよ
うな動作は続く図５の動作を参照して説明する。
各メモリブロックＭＢ０〜ＭＢ３内の欠陥コラムアドレ
スをプログラミングするヒューズの出力はブロック選択
信号φＢＬＫ０〜φＢＬＫ３により選択されて一本のス
ペアコラムラインＳＣＬｍで多数のノーマルメモリブロ
ックＢＬＫｉ内の欠陥メモリセルをリペアする。このよ
うな動作は続く図５の動作を参照して説明する。
【００２８】図５は本発明によるコラム冗長回路の一部
を示す回路図であり、制御回路１１０と、ノーマルコラ
ムデコーダＮＣＤｎと、欠陥コラムアドレス信号ＣＡ８
〜ＣＡ１をそれぞれプログラムし得る多数のヒューズ
と、メモリブロックのうち一つを選択するブロック選択
信号φＢＬＫ０〜φＢＬＫ３を入力して多数のメモリブ
ロック内の相異なる欠陥コラムラインを一つのスペアコ
ラムラインのスペアメモリセルでリペアするスペアコラ
ムデコーダＳＣＤｍ’とより構成される。
を示す回路図であり、制御回路１１０と、ノーマルコラ
ムデコーダＮＣＤｎと、欠陥コラムアドレス信号ＣＡ８
〜ＣＡ１をそれぞれプログラムし得る多数のヒューズ
と、メモリブロックのうち一つを選択するブロック選択
信号φＢＬＫ０〜φＢＬＫ３を入力して多数のメモリブ
ロック内の相異なる欠陥コラムラインを一つのスペアコ
ラムラインのスペアメモリセルでリペアするスペアコラ
ムデコーダＳＣＤｍ’とより構成される。
【００２９】スペアコラムデコーダＳＣＤｍ’は欠陥メ
モリセルの位置したノーマルメモリブロックの欠陥アド
レス信号ＣＡｊ〜ＣＡｊＢ（ここで、ｊ＝１，
２，．．．７，８）をプログラミングして欠陥アドレス
プログラム手段として動作する複数のヒューズＦｊｉ〜
ＦｊｉＢ及びインバータＩＮＶ〜ＩＮＶ４ブロック選択
ラインＢＳ及びこれに相補した信号レベルを有するブロ
ック選択ラインＢＳＢの活性化に応答して入力される欠
陥コラムアドレス信号ＣＡｊ〜ＣＡｊＢを各各ヒューズ
Ｆｊｉ〜ＦｊｉＢの入力ノードに供給して欠陥アドレス
伝送手段として動作する伝達ゲートＴｊｉ〜ＴｊｉＢ
と、多数の欠陥メモリセル選択手段内のヒューズＦｊｉ
〜ＦｊｉＢの出力ノードと基準電圧との間にチャネルが
形成され冗長モードでヒューズＦｊｉ〜ＦｊｉＢの出力
をイネーブルして冗長イネーブル手段として動作する多
数のディスチャージトランジスタ５３−１〜５３−８Ｂ
と、イネーブルされた多数の欠陥メモリセル選択手段内
のヒューズＦｊｉ〜ＦｊｉＢの出力ノードから出力され
る信号をデコーィングして該当メモリブロック内の欠陥
メモリセルに対応するスペアコラムラインを活性化して
スペアコラム選択ライン活性化手段として動作するＮＡ
ＮＤゲート５５及びインバータ５６とより構成される。
モリセルの位置したノーマルメモリブロックの欠陥アド
レス信号ＣＡｊ〜ＣＡｊＢ（ここで、ｊ＝１，
２，．．．７，８）をプログラミングして欠陥アドレス
プログラム手段として動作する複数のヒューズＦｊｉ〜
ＦｊｉＢ及びインバータＩＮＶ〜ＩＮＶ４ブロック選択
ラインＢＳ及びこれに相補した信号レベルを有するブロ
ック選択ラインＢＳＢの活性化に応答して入力される欠
陥コラムアドレス信号ＣＡｊ〜ＣＡｊＢを各各ヒューズ
Ｆｊｉ〜ＦｊｉＢの入力ノードに供給して欠陥アドレス
伝送手段として動作する伝達ゲートＴｊｉ〜ＴｊｉＢ
と、多数の欠陥メモリセル選択手段内のヒューズＦｊｉ
〜ＦｊｉＢの出力ノードと基準電圧との間にチャネルが
形成され冗長モードでヒューズＦｊｉ〜ＦｊｉＢの出力
をイネーブルして冗長イネーブル手段として動作する多
数のディスチャージトランジスタ５３−１〜５３−８Ｂ
と、イネーブルされた多数の欠陥メモリセル選択手段内
のヒューズＦｊｉ〜ＦｊｉＢの出力ノードから出力され
る信号をデコーィングして該当メモリブロック内の欠陥
メモリセルに対応するスペアコラムラインを活性化して
スペアコラム選択ライン活性化手段として動作するＮＡ
ＮＤゲート５５及びインバータ５６とより構成される。
【００３０】図５のように構成されたスペアコラムデコ
ーダは一つのスペアコラムライン毎に備えられる。図５
を参照して図４に示したコラムリペア方法を詳細に説明
する。まず、図４に示したメモリセルアレイＭＡ内のコ
ラムラインのメモリセルに欠陥の生じないノーマルモー
ドの動作を説明する。
ーダは一つのスペアコラムライン毎に備えられる。図５
を参照して図４に示したコラムリペア方法を詳細に説明
する。まず、図４に示したメモリセルアレイＭＡ内のコ
ラムラインのメモリセルに欠陥の生じないノーマルモー
ドの動作を説明する。
【００３１】メモリセルアレイＭＡ内にコラムラインに
欠陥の生じない場合には制御回路１１０内のメインヒュ
ーズＭＦとそれぞれのメモリブロックＭＢｉに対応する
アドレスプログラミングヒューズＦ１０，Ｆ１０Ｂ〜Ｆ
８３Ｂはいずれも切れない。この際、制御回路１１０に
前記制御信号ＲＳＴが論理“ハイ”と入力されるとＮＭ
ＯＳトランジスタ３０のドレイン端子に接続されたノー
ド４０２は論理“ハイ”を保ち、ＰＭＯＳトランジスタ
３３のドレイン端子に接続されたノード５０２は論理
“ロー”を保つ。
欠陥の生じない場合には制御回路１１０内のメインヒュ
ーズＭＦとそれぞれのメモリブロックＭＢｉに対応する
アドレスプログラミングヒューズＦ１０，Ｆ１０Ｂ〜Ｆ
８３Ｂはいずれも切れない。この際、制御回路１１０に
前記制御信号ＲＳＴが論理“ハイ”と入力されるとＮＭ
ＯＳトランジスタ３０のドレイン端子に接続されたノー
ド４０２は論理“ハイ”を保ち、ＰＭＯＳトランジスタ
３３のドレイン端子に接続されたノード５０２は論理
“ロー”を保つ。
【００３２】従って、ノード５０２に接続されたインバ
ータ３４は論理“ハイ”の信号（冗長制御信号）を冗長
イネーブル手段として動作するＮＭＯＳトランジスタ５
３−１、．．．、５３−８Ｂのゲートに供給する。ＮＭ
ＯＳトランジスタ５３−１、．．．、５３−８Ｂはイン
バータ３４の論理“ハイ”の出力に応答して“ターンオ
ン”されるのでＮＡＮＤゲート５５の全ての入力ノード
には論理“ロー”が供給される。
ータ３４は論理“ハイ”の信号（冗長制御信号）を冗長
イネーブル手段として動作するＮＭＯＳトランジスタ５
３−１、．．．、５３−８Ｂのゲートに供給する。ＮＭ
ＯＳトランジスタ５３−１、．．．、５３−８Ｂはイン
バータ３４の論理“ハイ”の出力に応答して“ターンオ
ン”されるのでＮＡＮＤゲート５５の全ての入力ノード
には論理“ロー”が供給される。
【００３３】従って、インバータ５６の出力ノードに接
続されたスペアコラム選択ラインＳＣＳＬｍは“ロー”
に保持、即ち不活性化する。一方、ノーマルコラムデコ
ーダＮＣＤｎはコラムアドレスバッファ（図示せず）か
ら出力されるコラムアドレスＣＡ８，ＣＡ８
Ｂ，．．．，ＣＡ１，ＣＡ１Ｂをデコーディングしてコ
ラム選択ラインＣＳＬｎを活性化する。
続されたスペアコラム選択ラインＳＣＳＬｍは“ロー”
に保持、即ち不活性化する。一方、ノーマルコラムデコ
ーダＮＣＤｎはコラムアドレスバッファ（図示せず）か
ら出力されるコラムアドレスＣＡ８，ＣＡ８
Ｂ，．．．，ＣＡ１，ＣＡ１Ｂをデコーディングしてコ
ラム選択ラインＣＳＬｎを活性化する。
【００３４】図４に示したメモリセルアレイＭＡ内のコ
ラムラインのメモリセルに欠陥の生じた冗長モードの動
作を調べてみる。ウェーハテストの結果、図４のメモリ
セルアレイＭＡのうち欠陥のあるメモリセルを検出した
と仮定すれば、欠陥メモリセルは下記のような動作によ
りリペアされる。ここで、欠陥のあるメモリセルのコラ
ムアドレスＣＡ８〜ＣＡ１がそれぞれノーマルメモリブ
ロックＢＬＫ０では“００００００００”、ノーマルメ
モリブロックＢＬＫ１では“００００１１１１”、ノー
マルメモリブロックＢＬＫ２では“１１１１０００
０”、ノーマルメモリブロックＢＬＫ３では“１１１１
１１１１”がスペアコラムラインＳＣＬｍによりリペア
される。
ラムラインのメモリセルに欠陥の生じた冗長モードの動
作を調べてみる。ウェーハテストの結果、図４のメモリ
セルアレイＭＡのうち欠陥のあるメモリセルを検出した
と仮定すれば、欠陥メモリセルは下記のような動作によ
りリペアされる。ここで、欠陥のあるメモリセルのコラ
ムアドレスＣＡ８〜ＣＡ１がそれぞれノーマルメモリブ
ロックＢＬＫ０では“００００００００”、ノーマルメ
モリブロックＢＬＫ１では“００００１１１１”、ノー
マルメモリブロックＢＬＫ２では“１１１１０００
０”、ノーマルメモリブロックＢＬＫ３では“１１１１
１１１１”がスペアコラムラインＳＣＬｍによりリペア
される。
【００３５】制御回路１１０内のメインヒューズＭＦが
切れ、それぞれのメモリブロックＭＢ０〜ＭＢ３中の一
つを選択するブロック選択信号φＢＬＫ０〜φＢＬＫ３
及びインバータＩＮＶ１〜ＩＮＶ３により反転されたブ
ロック選択信号φＢＬＫ０Ｂ〜φＢＬＫ３Ｂが入力され
ブロック選択ラインＢＳ及びＢＳＢに接続されたアドレ
スプログラミングヒューズがそれぞれの欠陥コラムアド
レスに対応して切れなければならない。
切れ、それぞれのメモリブロックＭＢ０〜ＭＢ３中の一
つを選択するブロック選択信号φＢＬＫ０〜φＢＬＫ３
及びインバータＩＮＶ１〜ＩＮＶ３により反転されたブ
ロック選択信号φＢＬＫ０Ｂ〜φＢＬＫ３Ｂが入力され
ブロック選択ラインＢＳ及びＢＳＢに接続されたアドレ
スプログラミングヒューズがそれぞれの欠陥コラムアド
レスに対応して切れなければならない。
【００３６】即ち、ノーマルメモリブロックＢＬＫ０内
のコラムライン上のメモリセルの欠陥のリペアのために
ヒューズＦ８０，Ｆ７０，Ｆ６０，Ｆ５０，Ｆ４０，Ｆ
３０，Ｆ２０及びＦ１０を切り、ノーマルメモリブロッ
クＢＬＫ１の欠陥リペアのためにヒューズＦ８１，Ｆ７
１，Ｆ６１，Ｆ５１，Ｆ４１Ｂ，Ｆ３１Ｂ，Ｆ２１Ｂ及
びＦ１１Ｂを切り、ノーマルメモリブロックＢＬＫ２の
欠陥リペアのためにヒューズＦ８２Ｂ，Ｆ７２Ｂ，Ｆ６
２Ｂ，Ｆ５２Ｂ，Ｆ４２Ｂ，Ｆ３２Ｂ，Ｆ２２Ｂ及びＦ
１２Ｂを切り、そしてノーマルメモリブロックＢＬＫ３
の欠陥をリペアするためにヒューズＦ８３Ｂ，Ｆ７３
Ｂ，Ｆ６３Ｂ，Ｆ５３Ｂ，Ｆ４３Ｂ，Ｆ２３Ｂ及びＦ１
３Ｂを切る。
のコラムライン上のメモリセルの欠陥のリペアのために
ヒューズＦ８０，Ｆ７０，Ｆ６０，Ｆ５０，Ｆ４０，Ｆ
３０，Ｆ２０及びＦ１０を切り、ノーマルメモリブロッ
クＢＬＫ１の欠陥リペアのためにヒューズＦ８１，Ｆ７
１，Ｆ６１，Ｆ５１，Ｆ４１Ｂ，Ｆ３１Ｂ，Ｆ２１Ｂ及
びＦ１１Ｂを切り、ノーマルメモリブロックＢＬＫ２の
欠陥リペアのためにヒューズＦ８２Ｂ，Ｆ７２Ｂ，Ｆ６
２Ｂ，Ｆ５２Ｂ，Ｆ４２Ｂ，Ｆ３２Ｂ，Ｆ２２Ｂ及びＦ
１２Ｂを切り、そしてノーマルメモリブロックＢＬＫ３
の欠陥をリペアするためにヒューズＦ８３Ｂ，Ｆ７３
Ｂ，Ｆ６３Ｂ，Ｆ５３Ｂ，Ｆ４３Ｂ，Ｆ２３Ｂ及びＦ１
３Ｂを切る。
【００３７】コラムアドレスストローブ信号ＣＡＳＢが
活性化され欠陥のあるコラムを選択するためのアドレス
信号が入力されると、例えばノーマルメモリブロックＢ
ＬＫ０の欠陥コラムに対応する欠陥コラムアドレス信号
ＣＡ８〜ＣＡ１が“１１１１００００”と印加される
と、制御回路１１０に印加される制御信号ＲＳＴは図３
のようにコラムアドレスストローブ信号ＣＡＳＢが活性
化された後一定時間後に論理“ハイ”のパルスとして発
生する。
活性化され欠陥のあるコラムを選択するためのアドレス
信号が入力されると、例えばノーマルメモリブロックＢ
ＬＫ０の欠陥コラムに対応する欠陥コラムアドレス信号
ＣＡ８〜ＣＡ１が“１１１１００００”と印加される
と、制御回路１１０に印加される制御信号ＲＳＴは図３
のようにコラムアドレスストローブ信号ＣＡＳＢが活性
化された後一定時間後に論理“ハイ”のパルスとして発
生する。
【００３８】制御回路１１０内のメインヒューズＭＦの
切れた状態で制御信号ＲＳＴが“ハイ”と入力される
と、制御回路１１０内のインバータ３４では論理“ロ
ー”の信号が出力される。インバータ３４の出力ノード
にそのゲートの接続されたプリチャージ用のＮＭＯＳト
ランジスタ（５３−１，．．．，５３−８Ｂ）は全て
“ターンオフ”されて各ヒューズの出力ノードの電位を
基準電圧、例えばグラウンド電圧Ｖｓｓから分離して冗
長動作をイネーブルする。
切れた状態で制御信号ＲＳＴが“ハイ”と入力される
と、制御回路１１０内のインバータ３４では論理“ロ
ー”の信号が出力される。インバータ３４の出力ノード
にそのゲートの接続されたプリチャージ用のＮＭＯＳト
ランジスタ（５３−１，．．．，５３−８Ｂ）は全て
“ターンオフ”されて各ヒューズの出力ノードの電位を
基準電圧、例えばグラウンド電圧Ｖｓｓから分離して冗
長動作をイネーブルする。
【００３９】一方、このような状態でローデコーダの動
作によりブロック選択信号φＢＬＫ０〜φＢＬＫ３のう
ち一番目のブロック選択信号φＢＬＫ０のみ論理“ハ
イ”と供給され、残りブロック選択信号φＢＬＫ１、φ
ＢＬＫ２及びφＢＬＫ３は続いて論理“ロー”と供給さ
れると図４に図４に示したメモリブロックＭＢ０〜ＭＢ
３のうち一番目のメモリブロックＭＢ０のみ活性化さ
れ、その他のメモリブロックＭＢ１，ＭＢ２，ＭＢ３は
不活性化される。
作によりブロック選択信号φＢＬＫ０〜φＢＬＫ３のう
ち一番目のブロック選択信号φＢＬＫ０のみ論理“ハ
イ”と供給され、残りブロック選択信号φＢＬＫ１、φ
ＢＬＫ２及びφＢＬＫ３は続いて論理“ロー”と供給さ
れると図４に図４に示したメモリブロックＭＢ０〜ＭＢ
３のうち一番目のメモリブロックＭＢ０のみ活性化さ
れ、その他のメモリブロックＭＢ１，ＭＢ２，ＭＢ３は
不活性化される。
【００４０】一番目のメモリブロックＭＢ０のみが活性
化すると、図５に示したインバータＩＮＶ１の入力ノー
ド及び出力ノードのブロック選択ラインＢＳ及びＢＳＢ
に各各そのゲートの接続された伝達ゲートＴ１０，Ｔ１
０Ｂ，．．．．，Ｔ８０，Ｔ８０Ｂのみ“ターンオン”
状態となり、その他のインバータＩＮＶ２〜ＩＮＶ４の
入力ノード及び出力ノードに接続された伝達ゲートは
“ターンオフ”される。
化すると、図５に示したインバータＩＮＶ１の入力ノー
ド及び出力ノードのブロック選択ラインＢＳ及びＢＳＢ
に各各そのゲートの接続された伝達ゲートＴ１０，Ｔ１
０Ｂ，．．．．，Ｔ８０，Ｔ８０Ｂのみ“ターンオン”
状態となり、その他のインバータＩＮＶ２〜ＩＮＶ４の
入力ノード及び出力ノードに接続された伝達ゲートは
“ターンオフ”される。
【００４１】従って、コラムアドレス信号ＣＡ８〜ＣＡ
１はブロックコーディングによるブロック選択信号φＢ
ＬＫ０の活性化により“ターンオン”された伝達ゲート
Ｔ１０，Ｔ１０Ｂ，．．．．，Ｔ８０，Ｔ８０Ｂを通じ
てプログラムされたヒューズＦ１０，Ｆ１０
Ｂ，．．．，Ｆ８０，Ｆ８０Ｂの入力ノードに供給され
る。この際、ヒューズＦ８０，Ｆ７０，Ｆ６０，Ｆ５
０，Ｆ４０，Ｆ３０，Ｆ２０，Ｆ１０は既に切れてお
り、プリチャージトランジスタ５３−１，．．．，５３
−８Ｂはいずれも“ターンオフ”されているのでＮＡＮ
Ｄゲート５５の入力ノードには伝達ゲートＴ１０Ｂ，Ｔ
２０Ｂ，．．．，Ｔ７０Ｂ，Ｔ８０Ｂと切れないヒュー
ズＦ１０Ｂ，Ｆ２０Ｂ，．．．，Ｆ７０Ｂ，Ｆ８０Ｂの
出力ノードから出力される欠陥アドレス信号ＣＡ８〜Ｃ
Ａ１（“００００００００”）の相補的アドレス信号Ｃ
Ａ８Ｂ〜ＣＡ１Ｂ（“１１１１１１１１”）がそのまま
入力される。
１はブロックコーディングによるブロック選択信号φＢ
ＬＫ０の活性化により“ターンオン”された伝達ゲート
Ｔ１０，Ｔ１０Ｂ，．．．．，Ｔ８０，Ｔ８０Ｂを通じ
てプログラムされたヒューズＦ１０，Ｆ１０
Ｂ，．．．，Ｆ８０，Ｆ８０Ｂの入力ノードに供給され
る。この際、ヒューズＦ８０，Ｆ７０，Ｆ６０，Ｆ５
０，Ｆ４０，Ｆ３０，Ｆ２０，Ｆ１０は既に切れてお
り、プリチャージトランジスタ５３−１，．．．，５３
−８Ｂはいずれも“ターンオフ”されているのでＮＡＮ
Ｄゲート５５の入力ノードには伝達ゲートＴ１０Ｂ，Ｔ
２０Ｂ，．．．，Ｔ７０Ｂ，Ｔ８０Ｂと切れないヒュー
ズＦ１０Ｂ，Ｆ２０Ｂ，．．．，Ｆ７０Ｂ，Ｆ８０Ｂの
出力ノードから出力される欠陥アドレス信号ＣＡ８〜Ｃ
Ａ１（“００００００００”）の相補的アドレス信号Ｃ
Ａ８Ｂ〜ＣＡ１Ｂ（“１１１１１１１１”）がそのまま
入力される。
【００４２】従って、ＮＡＮＤゲート５５の入力はメモ
リブロックＭＢ０の欠陥コラムアドレス信号ＣＡ８〜Ｃ
Ａ１（“００００００００”）が入力される時、全て論
理“ハイ”となることによってその出力ノードに接続さ
れたインバータ５６は同一メモリブロックＭＢ０内のス
ペアメモリブロックＳＢＬＫ０内のコラムラインＳＣＬ
０に接続されたコラム選択ラインＳＣＳＬ０を活性化し
てノーマルメモリブロックＳＢＬＫ０の欠陥コラムライ
ンＤＣＬ０に位置した欠陥メモリセルをリペアする。こ
の際、ノーマルコラムデコーダＮＣＤ０の出力は論理
“ロー”即ち、不活性状態に遷移される。
リブロックＭＢ０の欠陥コラムアドレス信号ＣＡ８〜Ｃ
Ａ１（“００００００００”）が入力される時、全て論
理“ハイ”となることによってその出力ノードに接続さ
れたインバータ５６は同一メモリブロックＭＢ０内のス
ペアメモリブロックＳＢＬＫ０内のコラムラインＳＣＬ
０に接続されたコラム選択ラインＳＣＳＬ０を活性化し
てノーマルメモリブロックＳＢＬＫ０の欠陥コラムライ
ンＤＣＬ０に位置した欠陥メモリセルをリペアする。こ
の際、ノーマルコラムデコーダＮＣＤ０の出力は論理
“ロー”即ち、不活性状態に遷移される。
【００４３】もし、ブロック選択信号φＢＬＫ０〜φＢ
ＬＫ３のうち、二番目のブロック選択信号φＢＬＫ１の
み論理“ハイ”と供給され、残りブロック選択信号φＢ
ＬＫ０、φＢＬＫ２、φＢＬＫ３が論理“ロー”と供給
されると、図４に示したメモリブロックＭＢ０〜ＭＢ３
のうち二番目のメモリブロックＭＢ１のみ活性化し、そ
の他のメモリブロックは不活性化する。
ＬＫ３のうち、二番目のブロック選択信号φＢＬＫ１の
み論理“ハイ”と供給され、残りブロック選択信号φＢ
ＬＫ０、φＢＬＫ２、φＢＬＫ３が論理“ロー”と供給
されると、図４に示したメモリブロックＭＢ０〜ＭＢ３
のうち二番目のメモリブロックＭＢ１のみ活性化し、そ
の他のメモリブロックは不活性化する。
【００４４】このような選択作用により二番目のメモリ
ブロックＭＢ１内のコラムラインＤＣＬ１の欠陥メモリ
セルがスペアメモリセルでリペアされる。この際、スペ
アメモリセルは一番目のメモリブロックＭＢ０をリペア
するスペアコラムラインＳＣＬ０上に位置したものであ
って、ただメモリブロックの位置のみ異なるということ
は続く説明から判る。
ブロックＭＢ１内のコラムラインＤＣＬ１の欠陥メモリ
セルがスペアメモリセルでリペアされる。この際、スペ
アメモリセルは一番目のメモリブロックＭＢ０をリペア
するスペアコラムラインＳＣＬ０上に位置したものであ
って、ただメモリブロックの位置のみ異なるということ
は続く説明から判る。
【００４５】ブロック選択信号φＢＬＫ１が論理“ハ
イ”と供給されると、図４のスペアコラムデコーダＳＣ
Ｄ’でコラムアドレス信号ＣＡ８〜ＣＡ１をＮＡＮＤゲ
ート５５の入力として伝達する伝達ゲートＴ１１，Ｔ１
１Ｂ，Ｔ２１，Ｔ２１Ｂ，．．．，Ｔ８１，Ｔ８１Ｂが
活性化され、その他の伝達ゲートは不活性化される。こ
の際、二番目のメモリブロックＭＢ１の欠陥コラムアド
レスをプログラミングするヒューズＦ８１Ｂ，Ｆ７１
Ｂ，Ｆ６１Ｂ，Ｆ４１，Ｆ３１，Ｆ２１，Ｆ１１は既に
切れており、プリチャージトランジスタ５３−
１、．．．，５３−８Ｂは“ターンオフ”状態となるの
で、ＮＡＮＤゲート５５の入力は全て論理“ハイ”とな
ってスペアコラム選択ラインＳＣＳＬ０は論理“ハイ”
即ち、活性化状態となり、ノーマルコラム選択ラインＣ
ＳＬ１は論理“ロー”即ち、不活性化状態となる。即
ち、欠陥の存在するコラムが冗長回路によりスペアコラ
ムと取り替えられる。
イ”と供給されると、図４のスペアコラムデコーダＳＣ
Ｄ’でコラムアドレス信号ＣＡ８〜ＣＡ１をＮＡＮＤゲ
ート５５の入力として伝達する伝達ゲートＴ１１，Ｔ１
１Ｂ，Ｔ２１，Ｔ２１Ｂ，．．．，Ｔ８１，Ｔ８１Ｂが
活性化され、その他の伝達ゲートは不活性化される。こ
の際、二番目のメモリブロックＭＢ１の欠陥コラムアド
レスをプログラミングするヒューズＦ８１Ｂ，Ｆ７１
Ｂ，Ｆ６１Ｂ，Ｆ４１，Ｆ３１，Ｆ２１，Ｆ１１は既に
切れており、プリチャージトランジスタ５３−
１、．．．，５３−８Ｂは“ターンオフ”状態となるの
で、ＮＡＮＤゲート５５の入力は全て論理“ハイ”とな
ってスペアコラム選択ラインＳＣＳＬ０は論理“ハイ”
即ち、活性化状態となり、ノーマルコラム選択ラインＣ
ＳＬ１は論理“ロー”即ち、不活性化状態となる。即
ち、欠陥の存在するコラムが冗長回路によりスペアコラ
ムと取り替えられる。
【００４６】従って、一本のコラム選択ラインを有する
図５のように構成されたスペアコラムデコーダにより相
異なるメモリブロックの相異なる位置から発生するコラ
ムラインの欠陥をリペアし得る。前述したように、図の
実施例を通じて本発明を説明したが、本発明はこれに限
定されず、各構成要素は本発明の思想内で変形され得る
ことは当業者にとって容易に理解できるだろう。例え
ば、制御回路１１０は複数のスペアコラムデコーダが存
在する場合に一つのみ備えられても良く、スペアコラム
デコータの数ほど備えられても良い。
図５のように構成されたスペアコラムデコーダにより相
異なるメモリブロックの相異なる位置から発生するコラ
ムラインの欠陥をリペアし得る。前述したように、図の
実施例を通じて本発明を説明したが、本発明はこれに限
定されず、各構成要素は本発明の思想内で変形され得る
ことは当業者にとって容易に理解できるだろう。例え
ば、制御回路１１０は複数のスペアコラムデコーダが存
在する場合に一つのみ備えられても良く、スペアコラム
デコータの数ほど備えられても良い。
【００４７】そして、ヒューズ手段はアドレスをプログ
ラムし得る装置を用いたり電気的にプログラムする方法
を用い得る。さらに、伝達ゲートＴ１０，Ｔ１０
Ｂ，．．．，Ｔ８３，Ｔ８３Ｂは特定タイプのトランジ
スタより構成しても良い。さらに、メモリブロックはロ
ーデコーダの構成により２個又は８個或いはその以上に
分けられても良い。
ラムし得る装置を用いたり電気的にプログラムする方法
を用い得る。さらに、伝達ゲートＴ１０，Ｔ１０
Ｂ，．．．，Ｔ８３，Ｔ８３Ｂは特定タイプのトランジ
スタより構成しても良い。さらに、メモリブロックはロ
ーデコーダの構成により２個又は８個或いはその以上に
分けられても良い。
【００４８】
【発明の効果】前述したように本発明によるコラム冗長
回路は複数個のメモリブロックより構成される半導体メ
モリ装置において一つのスペアコラムのみで複数個のメ
モリブロックから発生したコラムの欠陥をリペアできる
のでチップ面積が増加せず、効率よくコラムをリペアす
ることができる。
回路は複数個のメモリブロックより構成される半導体メ
モリ装置において一つのスペアコラムのみで複数個のメ
モリブロックから発生したコラムの欠陥をリペアできる
のでチップ面積が増加せず、効率よくコラムをリペアす
ることができる。
【図１】従来の技術による欠陥のあるメモリセルのコラ
ムリペア方法を説明するための図である。
ムリペア方法を説明するための図である。
【図２】図１に示したスペアコラムデコーダの一部を示
す回路図である。
す回路図である。
【図３】一般のメモリセルのコラムリペア方法を示す波
形図である。
形図である。
【図４】本発明によるコラムリペア方法を説明するため
の図である。
の図である。
【図５】図４に示したスペアコラムデコーダの一部を示
す回路図である。
す回路図である。
５３−１〜５３−８Ｂ トランジスタ ５５ ＮＡＮＤゲート ５６ インバータ ＢＬＫ０〜３ ノーマルメモリブロック ＣＡ１〜８ コラムアドレス信号 ＤＣＬ０〜３ 欠陥コラムライン Ｆ１０〜Ｆ８３Ｂ ヒューズ ＭＡ メモリセルアレイ ＭＢ０〜３ メモリブロック ＳＢＬＫ０〜３ スペアメモリブロック ＳＣＤ’ スペアコラムデコーダ ＳＣＬ０〜３ スペアコラムライン Ｔ１０〜Ｔ８３Ｂ 伝達ゲート φＢＬＫ０〜３ ブロック選択信号
Claims (4)
- 【請求項１】 半導体メモリ装置において、 ノーマルメモリセルとスペアメモリセルをそれぞれ有す
る多数のメモリブロックより構成されるメモリセルアレ
イと、 ローアドレス信号の入力をデコーディングして前記多数
のメモリブロックのうち一つを選択するブロック選択信
号及び選択されたメモリブロック内のノーマルメモリセ
ルのワードラインを選択するワードライン選択信号を発
生するローデコーディング手段と、 前記それぞれのメモリブロックの欠陥コラムメモリセル
のコラムアドレスをプログラミングして、欠陥アドレス
の入力に応答してプログラムアドレスを出力する多数の
欠陥アドレスプログラム手段と、 前記ブロック選択信号に応答して該当メモリブロックに
対応する欠陥アドレスプログラム手段に欠陥コラムアド
レスを伝送する欠陥アドレス伝送手段と、 冗長制御信号に応答して前記多数の欠陥アドレスプログ
ラム手段の出力をイネーブルする冗長イネーブル手段
と、 前記ブロック選択信号に応答する欠陥アドレスプログラ
ム手段から出力されるプログラムアドレスをデコーディ
ングして該当メモリブロックのノーマルメモリセルに対
応するスペアコラムラインを活性化するスペアコラム選
択ライン活性化手段とを含むことを特徴とする半導体メ
モリ装置。 - 【請求項２】 アドレスバッファから出力されるコラム
アドレス信号をデコーディングして前記選択されたメモ
リブロック内のノーマルメモリセルのコラムラインを選
択するノーマルコラムデコーダをさらに具備することを
特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記多数の欠陥アドレスプログラム手段
は、前記スペアコラム選択ライン活性化手段の一入力ノ
ードに接続される共通の出力ノードを有し、コラムアド
レス信号をそれぞれの入力端子に入力する第１ヒューズ
及び前記コラムアドレス信号に対して相補的信号レベル
を有する相補的コラムアドレス信号を入力ノードに入力
する第２ヒューズより構成されるヒューズ手段と、 前記ブロック選択信号の入力に応答してアドレスバッフ
ァから出力されるコラムアドレス信号及び前記相補的コ
ラムアドレス信号を前記第１ヒューズ及び前記第２ヒュ
ーズの入力ノードに供給する多数の伝達ゲートとを具備
することを特徴とする請求項１に記載の半導体メモリ装
置。 - 【請求項４】 前記スペアコラム選択ライン活性化手段
は、前記第１及び第２ヒューズの各出力ノードから出力
される信号をデコーディングするＮＡＮＤゲートと、 前記ＮＡＮＤゲートの出力ノードから出力される信号を
反転して出力ノードに接続されたスペアコラム選択ライ
ンを活性化するインバータとを具備することを特徴とす
る請求項１に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950025987A KR0167678B1 (ko) | 1995-08-22 | 1995-08-22 | 컬럼 리던던시 회로를 가지는 반도체 메모리 장치 |
| KR1995P25987 | 1995-08-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120695A true JPH09120695A (ja) | 1997-05-06 |
Family
ID=19424121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213874A Pending JPH09120695A (ja) | 1995-08-22 | 1996-08-13 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5742547A (ja) |
| JP (1) | JPH09120695A (ja) |
| KR (1) | KR0167678B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084815A (en) * | 1998-02-27 | 2000-07-04 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| JP2005243158A (ja) * | 2004-02-27 | 2005-09-08 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
| JP2009070558A (ja) * | 2008-11-25 | 2009-04-02 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848451B2 (ja) * | 1996-07-10 | 1999-01-20 | 日本電気株式会社 | 半導体メモリ |
| JP3241302B2 (ja) * | 1997-08-21 | 2001-12-25 | 日本電気株式会社 | 半導体記憶装置 |
| US6141281A (en) * | 1998-04-29 | 2000-10-31 | Enhanced Memory Systems, Inc. | Technique for reducing element disable fuse pitch requirements in an integrated circuit device incorporating replaceable circuit elements |
| KR100301042B1 (ko) | 1998-07-15 | 2001-09-06 | 윤종용 | 레이아웃면적을최소화하는리던던시회로 |
| KR100304700B1 (ko) | 1999-01-13 | 2001-09-26 | 윤종용 | 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로 |
| KR100527591B1 (ko) * | 1999-04-09 | 2005-11-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| KR100399887B1 (ko) * | 1999-05-27 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 메모리의 칼럼 구제 회로 |
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| KR100338776B1 (ko) * | 2000-07-11 | 2002-05-31 | 윤종용 | 멀티 로우 어드레스 테스트 가능한 반도체 메모리 장치 및그 테스트 방법 |
| KR100761400B1 (ko) * | 2000-07-31 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체메모리장치의 로우 리던던시 회로 |
| KR100408714B1 (ko) * | 2001-06-28 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 리페어회로 및 방법 |
| JP2004063023A (ja) | 2002-07-30 | 2004-02-26 | Renesas Technology Corp | 半導体記憶装置 |
| US20110134707A1 (en) * | 2007-11-02 | 2011-06-09 | Saeng Hwan Kim | Block isolation control circuit |
| KR20090045610A (ko) * | 2007-11-02 | 2009-05-08 | 주식회사 하이닉스반도체 | 블럭 아이솔레이션 제어회로 |
| KR102468764B1 (ko) * | 2017-12-19 | 2022-11-18 | 에스케이하이닉스 주식회사 | 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890003691B1 (ko) * | 1986-08-22 | 1989-09-30 | 삼성전자 주식회사 | 블럭 열 리던던씨 회로 |
| US5270975A (en) * | 1990-03-29 | 1993-12-14 | Texas Instruments Incorporated | Memory device having a non-uniform redundancy decoder arrangement |
| US5295101A (en) * | 1992-01-31 | 1994-03-15 | Texas Instruments Incorporated | Array block level redundancy with steering logic |
| JPH0676596A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-08-22 KR KR1019950025987A patent/KR0167678B1/ko not_active IP Right Cessation
-
1996
- 1996-08-13 JP JP8213874A patent/JPH09120695A/ja active Pending
- 1996-08-22 US US08/701,634 patent/US5742547A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009070558A (ja) * | 2008-11-25 | 2009-04-02 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0167678B1 (ko) | 1999-02-01 |
| KR970012781A (ko) | 1997-03-29 |
| US5742547A (en) | 1998-04-21 |
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