JP2777091B2 - 半導体メモリ装置のカラム冗長方法及びその回路 - Google Patents

半導体メモリ装置のカラム冗長方法及びその回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、カラムアドレスを入力して冗長カラム又は
ノーマルカラムのエネーブルを決定するためのカラム冗
長方法及びその回路に関する。
【０００２】
【従来の技術】近年、すべての半導体メモリ装置では、
欠陥メモリセルを冗長メモリセルに置き換えて救済する
ための冗長用回路及び冗長メモリセルアレイが構成され
るようになっている。冗長動作は、ノーマルメモリセル
アレイに対し冗長メモリセルアレイを別途に備えてお
き、ノーマルメモリセルアレイ中の欠陥メモリセルを指
定するアドレスが入力されると、これをデコーディング
して冗長メモリセル用の冗長ロー、冗長カラムを選択す
ることにより行われる。冗長アドレスのデコーディング
は冗長デコーダにより行われ、そしてノーマルデコーダ
と冗長デコーダのエネーブル選択は、欠陥アドレスのプ
ログラムを行う冗長回路の出力信号により行われる。こ
の欠陥アドレスのプログラムを行う冗長回路は、回路内
に備えたヒューズを、デコーディングするアドレスに従
ってレーザ切断することにより、欠陥アドレスのプログ
ラムを遂行するようになっている。半導体メモリ装置で
は、欠陥カラムを指定するアドレスが入力されると冗長
カラムに置き換えて冗長カラムを選択し、欠陥カラムを
救済するカラム冗長が一般的である。このカラム冗長を
行う際のカラム冗長回路の場合は、カラムアドレスを入
力する度に冗長カラム又はノーマルカラムの選択を素早
く決定しなければならない。
【０００３】従来におけるカラム冗長回路を図５に示し
説明する。このカラム冗長回路は、制御部８４の出力信
号により制御されてカラムアドレスＣＡｉ，バーＣＡｉ
（ｉ＝０〜７）を入力し、救済対象のカラムアドレスの
プログラムを行うためのヒューズ部８６と、このヒュー
ズ部８６の出力信号及び制御部８４内のＮＡＮＤゲート
１２の出力信号を入力してデータ入力ヒューズ用制御信
号φＤＦＰを出力するデータ入力ヒューズ用制御信号の
発生部８８と、ヒューズ部８６の各出力信号及びブロッ
ク書込信号φＢＷの制御により、冗長エネーブル制御信
号バーＲＥＮｉを出力する冗長エネーブル制御信号の発
生部９０と、から構成される。
【０００４】制御部８４は、電源電圧ＶＣＣとノードＮ
１との間に接続され、ゲート端子に制御信号φＣＦＰを
入力するＰＭＯＳトランジスタ２と、ノードＮ１と接地
電圧ＶＳＳとの間に接続され、ゲート端子に制御信号φ
ＣＦＰを入力するＮＭＯＳトランジスタ４と、ノードＮ
１とＮＭＯＳトランジスタ４との間に接続され、カラム
冗長回路のエネーブルを決定するマスタヒューズＭＦ
と、ノードＮ１に設定された信号を入力して反転するた
めのインバータ８と、電源電圧ＶＣＣとノードＮ１との
間に接続され、ゲート端子がインバータ８の出力信号に
より制御されるＰＭＯＳトランジスタ６と、インバータ
８の出力信号を入力するインバータ１０と、このインバ
ータ１０の出力信号及び制御信号φＣＦＥを入力するＮ
ＡＮＤゲート１２と、このＮＡＮＤゲート１２の出力信
号を入力するインバータ１４と、から構成される。制御
信号φＣＦＰ，φＣＦＥは、ローアドレスストローブ信
号バーＲＡＳのエネーブル時点からカラムアドレススト
ローブ信号バーＣＡＳのエネーブル時点までの遅延時間
前に、所定の論理回路を通じ、ローアドレスストローブ
信号バーＲＡＳに同期して論理“ハイ”状態で発生する
信号である。従って、これら制御信号φＣＦＰ，φＣＦ
Ｅは、ローアドレスストローブ信号バーＲＡＳのプリチ
ャージ区間で論理“ロウ”状態に維持される。
【０００５】ヒューズ部８６は、カラムアドレスＣＡ
ｉ，バーＣＡｉを一方の端子に入力し、ゲート端子が制
御部８４のＮＡＮＤゲート１２及びインバータ１４の出
力信号により制御される多数の伝送ゲート１６，１８，
…，４６と、各伝送ゲート１６，１８，…，４６の他方
の端子にそれぞれ接続される多数のデータ入力ヒューズ
ｆ１，ｆ２，…，ｆ１６と、から構成される。この構成
において、２個１組のデータ入力ヒューズｆ１，ｆ２
は、いずれか一方の出力のみが発生されるようにノード
Ｎ２に接続されており、他のデータ入力ヒューズｆ３，
ｆ４，…，ｆ１５，ｆ１６も同様に、ノードＮ３，Ｎ
４，…，Ｎ８，Ｎ９にそれぞれ接続されている。
【０００６】データ入力ヒューズ用制御信号の発生部８
８は、制御部８４内のＮＡＮＤゲート１２の出力信号が
ゲート端子に入力され、ドレイン端子がヒューズ部８６
のノードＮ２，Ｎ３，…，Ｎ９にそれぞれ接続され、そ
してソース端子が接地電圧ＶＳＳにつながれたＮＭＯＳ
トランジスタ４８，５０，…，６２と、制御部８４内の
ＮＡＮＤゲート１２の出力信号を入力するインバータ６
４と、このインバータ６４の出力信号を反転してデータ
入力ヒューズ用制御信号φＤＦＰを出力するインバータ
６６と、から構成される。
【０００７】冗長エネーブル制御信号の発生部９０は、
ノードＮ２，Ｎ３，Ｎ４の信号を入力するＮＡＮＤゲー
ト７６と、ノードＮ５，Ｎ６の信号を入力するＮＡＮＤ
ゲート７８と、ノードＮ７，Ｎ８，Ｎ９の信号を入力す
るＮＡＮＤゲート８０と、ＮＡＮＤゲート７８，８０の
出力信号を入力するＮＯＲゲート７２と、ＮＡＮＤゲー
ト７６の出力信号及びブロック書込信号φＢＷを入力す
るインバータ７４の出力信号を入力するＮＡＮＤゲート
７０と、ＮＡＮＤゲート７０及びＮＯＲゲート７２の各
出力信号を入力して冗長エネーブル制御信号バーＲＥＮ
ｉを出力するＮＡＮＤゲート６８と、から構成される。
【０００８】同図に示すカラム冗長回路は、まず制御部
８４のマスタヒューズＭＦを切断して救済することを知
らせ、更に、入力されるカラムアドレスＣＡｉ，バーＣ
Ａｉの各値に従ってヒューズ部８６の伝送ゲート１６，
１８，…，４６に接続されたデータ入力ヒューズｆ１，
ｆ２，…，ｆ１６を切断するようになっている。例え
ば、救済対象のカラムアドレスＣＡｉが‘１００１１０
１１’である場合、カラムアドレスバーＣＡｉは‘０１
１００１００’で入力される。このとき、救済カラムア
ドレスＣＡｉ，バーＣＡｉが論理‘１’として入力され
る伝送ゲートに接続されているヒューズが切断される。
即ち、救済対象のカラムアドレスＣＡｉが‘１００１１
０１１’である場合、データ入力ヒューズｆ１，ｆ４，
ｆ６，ｆ７，ｆ９，ｆ１２，ｆ１３，ｆ１５が切断され
る。カラム冗長に際しては、ノードＮ２，Ｎ３，…，Ｎ
９に対し接続されているデータ入力ヒューズｆ１，ｆ
２，…，ｆ１６の各組中のいずれか一方のヒューズは必
ず切断される。
【０００９】動作状態を追っていくと、まず、制御信号
φＣＦＰ，φＣＦＥは、ローアドレスストローブ信号バ
ーＲＡＳのプリチャージ区間で論理“ロウ”状態を維持
する。ローアドレスストローブ信号バーＲＡＳがプリチ
ャージ区間で論理“ロウ”状態を維持する間、論理“ロ
ウ”状態の制御信号φＣＦＰが入力されると、ＰＭＯＳ
トランジスタ２がＯＮ状態になってノードＮ１に論理
“ハイ”状態の信号が設定される。従って、ＮＡＮＤゲ
ート１２には、論理“ハイ”状態の信号及び論理“ロ
ウ”状態の制御信号φＣＦＥが入力され、ＮＡＮＤゲー
ト１２からは論理“ハイ”状態の出力信号が出力され
る。これにより、論理“ロウ”状態の信号がインバータ
１４を通じて出力されるので、すべての伝送ゲート１
６，１８，…，４６はＯＦＦ状態になる。一方、発生部
８８に備えられているＮＭＯＳトランジスタ４８，５
０，…，６２のゲート端子には、論理“ハイ”状態のＮ
ＡＮＤゲート１２の出力信号が入力されるので、すべて
ＯＮ状態になる。
【００１０】ローアドレスストローブ信号バーＲＡＳが
再びアクティブになると、論理“ハイ”状態の制御信号
φＣＦＰが入力され、これに従い、ＰＭＯＳトランジス
タ２がＯＦＦ状態になる。このとき既に、ノードＮ１に
はＰＭＯＳトランジスタ６のＯＮにより論理“ハイ”状
態の信号が設定されている。これにより、ＮＡＮＤゲー
ト１２には論理“ハイ”状態の信号及び論理“ハイ”状
態の制御信号φＣＦＥが入力され、ＮＡＮＤゲート１２
から論理“ロウ”状態の出力信号が出力される。よっ
て、論理“ハイ”状態の信号がインバータ１４を通じて
出力されるので、すべての伝送ゲート１６，１８，…，
４６はＯＮ状態になる。一方、発生部８８に備えられて
いるＮＭＯＳトランジスタ４８，５０，…，６２はすべ
てＯＦＦ状態になる。
【００１１】このカラム冗長回路はブロック書込対応な
ので、冗長エネーブル制御信号の発生部９０のインバー
タ７４にブロック書込信号φＢＷが入力される。このブ
ロック書込信号φＢＷは、ブロック書込動作時に論理
“ハイ”状態になる信号で、８−ビットブロック書込動
作を遂行する場合に、カラムアドレスＣＡ０〜ＣＡ２を
無視とし、カラムアドレスＣＡ０〜ＣＡ２の代わりにデ
ータ入力バッファから入力されるデータＤＱ０，ＤＱ
１，…，ＤＱ７を用いるようにする信号である。
【００１２】図６には、ブロック書込機能に対応させて
設けられる冗長カラム選択回路を示す。同図に示す冗長
カラム選択回路は、データ入力バッファから出力された
データを入力する入力部１１２と、冗長カラム選択信号
ＲＣＳＬを発生するための信号発生部１１４と、から構
成される。
【００１３】入力部１１２は、データＤＱ０，ＤＱ１，
…，ＤＱ７が一方の端子に入力され、データ入力ヒュー
ズｆ１７，ｆ１８，…，ｆ２４が他方の端子に接続さ
れ、そして電源電圧ＶＣＣがゲート端子に入力されるＮ
ＭＯＳトランジスタＮＴ１，ＮＴ２，…，ＮＴ８と、電
源電圧ＶＣＣとノードＮ１０との間に接続され、ゲート
端子が、データ入力ヒューズ用制御信号φＤＦＰを入力
するインバータ１１０の出力信号につながれたＰＭＯＳ
トランジスタ９２と、を備えている。データ入力ヒュー
ズｆ１７，ｆ１８，…，ｆ２４は、ノードＮ１０に接続
されいてる。
【００１４】信号発生部１１４は、ノードＮ１０に設定
された信号を反転するためのインバータ９６と、電源電
圧ＶＣＣとノードＮ１０との間に接続され、ゲート端子
がインバータ１０の出力信号により制御されるＰＭＯＳ
トランジスタ９４と、ブロック書込信号φＢＷ及びイン
バータ９６の出力信号を入力するＮＡＮＤゲート９８
と、ＮＡＮＤゲート９８の出力信号及び冗長エネーブル
制御信号バーＲＥＮｉを入力するインバータ１０２の出
力信号を入力するＮＡＮＤゲート１００と、このＮＡＮ
Ｄゲート１００の出力信号を反転するためのインバータ
１０４と、インバータ１０４の出力信号及び制御信号φ
ＹＥ，φＣＰを入力するＮＡＮＤゲート１０６と、この
ＮＡＮＤゲート１０６の出力信号を入力して冗長カラム
選択信号ＲＣＳＬを発生するためのインバータ１０８
と、から構成される。
【００１５】この回路では、冗長カラム選択信号ＲＣＳ
Ｌをコーディングするためにデータ入力ヒューズｆ１
７，ｆ１８，…，ｆ２４を設けておき、いずれか１つの
データ入力ヒューズを残して他のデータ入力ヒューズを
切断することにより、選択されたデータを利用して冗長
カラム選択信号ＲＳＣＬをコーディングする。制御信号
φＣＰ，φＹＥは、冗長カラム選択信号ＲＣＳＬをエネ
ーブルさせる時点を決定する信号で、よく知られたもの
である。即ち、制御信号φＹＥは、ビットラインが完全
にセルデータ値で電位展開されたときに冗長カラム選択
信号ＲＳＣＬをエネーブルさせるものであり、制御信号
φＣＰは、カラムアドレスＣＡｉを受取った後に一定の
時間が経ってから冗長カラム選択信号ＲＳＣＬをエネー
ブルさせる信号である。
【００１６】
【発明が解決しようとする課題】上記のような従来技術
のカラム冗長回路において、ノードＮ２，Ｎ３，…，Ｎ
９に接続されるヒューズ対中のいずれか一方のヒューズ
は、必ず切断して使用することになる。図５から分かる
ように、マスタヒューズＭＦを除くヒューズの個数は、
カラムデコーディングに使用されるカラムアドレス数の
２倍になる。これはつまり、カラムアドレスＣＡｉに該
当するヒューズが切断される場合、反転カラムアドレス
バーＣＡｉに該当するヒューズは切断しないでおいて
（逆も同じ）望む情報を得なければならないためで、従
って、アドレスとその反転用のヒューズのアドレス数の
２倍のヒューズが必要となる。このため、集積性に影響
するばかりでなく、切断ヒューズ数が多くなり冗長プロ
グラムに手間を要する原因となっている。
【００１７】そして、グラフィックメモリに主に使用さ
れるブロック書込機能に対応するために図６に示すよう
なデータ入力ヒューズを使用する場合、ヒューズの数は
大幅に増加し、更に集積性を悪くする。これは、図５に
示すようなカラム冗長回路において、冗長カラム選択信
号ＲＣＳＬをエネーブルするためのカラムアドレスを他
の用途にも使用可能な方式にて記憶できないことから発
生するものである。好ましくは、このようなデータ入力
ヒューズを使用せずに、データ入力バッファから直接デ
ータを入力して冗長カラム選択信号をコーディングでき
る方がよい。
【００１８】従って、本発明では、より大容量、高集積
のメモリ装置に適するように、ヒューズ数を削減して集
積性を向上させられるようなカラム冗長方法及びその回
路を提供する。また、カラムアドレスに対し１つずつの
ヒューズですみ、プログラム工程をより簡単、短時間で
行えるようなカラム冗長方法及びその回路を提供する。
更に、ブロック書込に際し、データ入力ヒューズを省い
てデータ入力バッファから直接データを入力して冗長カ
ラム選択信号をコーディングでき、動作速度を向上させ
られるようなカラム冗長方法及びその回路を提供する。
【００１９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、欠陥メモリセルを冗長メモリセルに
置き換えるカラム冗長を行う半導体メモリ装置のカラム
冗長方法において、ヒューズ切断により救済対象のカラ
ムアドレスを記憶してこれに応じた救済カラムアドレス
信号を発生するようにし、そして、入力されるカラムア
ドレス及び前記救済カラムアドレス信号を比較して論理
一致状態を検出し、この比較結果出力に基づいて冗長エ
ネーブル制御信号を発生することを特徴としたカラム冗
長方法を提供する。この方法によれば、ヒューズプログ
ラムにより発生される救済カラムアドレス信号とカラム
アドレスとの論理一致状態から冗長制御を行うようにな
っている。即ち、救済カラムアドレス信号はカラムアド
レスとビット数が一致するものであるので、これを発生
するためのヒューズは、カラムアドレスと同数設けてお
けばすむ。つまり、反転カラムアドレスに対するヒュー
ズは一切必要なく、従って、従来の半分のヒューズを設
けるだけでよい。
【００２０】また、この方法によれば、救済対象のカラ
ムアドレスを記憶して発生される救済カラムアドレス信
号を、ブロック書込のためのデータ入力制御に流用する
ことができる。即ち、救済カラムアドレス信号をデコー
ディングし、該デコーディング結果に従ってデータ入力
バッファからのデータを入力し、これに基づき冗長カラ
ム選択信号を発生してブロック書込を行うようにするこ
とが可能で、具体的にブロック書込時には、入力される
カラムアドレスの所定ビットを無視として残りのビット
及び救済カラムアドレス信号の比較で論理一致状態を検
出し、この比較結果出力に基づいて冗長エネーブル制御
信号を発生するとともに、その無視としたカラムアドレ
スの所定ビットに対応する救済カラムアドレス信号をデ
コーディングし、該デコーディング結果に従いデータ入
力バッファからのデータを入力してこれと前記冗長エネ
ーブル制御信号に基づき冗長カラム選択信号を発生しブ
ロック書込を行うようにすることができる。従って、ブ
ロック書込のための冗長カラム選択回路におけるデータ
入力選択用のヒューズを一切省くことができる。
【００２１】カラムアドレスと救済カラムアドレス信号
との論理比較については、排他的論理和で行うとよい。
他にも、例えば排他的否定和(exclusive NOR) を用いて
もよいが、排他的論理和の方が回路的に簡単でよい。ま
た、カラムアドレスと救済カラムアドレス信号との比較
結果出力を、カラムアドレスが入力されるまで抑止して
おくと、比較結果出力の有効性を保証でき、誤動作防止
のうえで好ましい。
【００２２】欠陥メモリセルを冗長メモリセルに置き換
えるカラム冗長を行う半導体メモリ装置のカラム冗長回
路として本発明によれば、救済対象のカラムアドレスを
ヒューズプログラムで記憶し、これに応じて救済カラム
アドレス信号を発生するプログラム部と、該プログラム
部による救済カラムアドレス信号及び入力されるカラム
アドレスをビットごとに比較して論理一致状態を検出す
る比較部と、該比較部の各出力信号を基に冗長エネーブ
ル制御信号を発生し、ブロック書込信号が発生された場
合には前記比較部の出力信号のいずれかを無視として残
りの出力信号を基に冗長エネーブル制御信号を発生する
出力部と、を備えてなることを特徴としたカラム冗長回
路が提供される。
【００２３】このカラム冗長回路では、無視とした比較
部の出力信号に対応する救済カラムアドレス信号をデコ
ーディングするとともにデータ入力バッファからのデー
タと論理組合せして該データのいずれかを入力すること
により、ブロック書込信号及び冗長エネーブル制御信号
の発生に応じてブロック書込のための冗長カラム選択信
号を出力するデコーディング回路及び冗長カラム選択回
路を設けることができる。
【００２４】一態様によれば、プログラム部は、救済対
象のカラムアドレスに従って切断される多数のヒューズ
と、これら各ヒューズをそれぞれ接地側に接続した多数
の第１トランジスタと、これら第１トランジスタの電源
側にそれぞれ接続した多数の第２トランジスタと、各第
１トランジスタ及び第２トランジスタの接続点にそれぞ
れ接続した多数のラッチ形態のインバータと、を有して
なる簡単な構成で実現できる。この場合、制御信号の関
係からすると、第１トランジスタとしてはＮＭＯＳトラ
ンジスタ、第２トランジスタとしてＰＭＯＳトランジス
タを使用するとよい。また、出力部は、論理ゲートを用
いて比較部の比較結果出力を論理組合せする構成でよ
く、比較部にカラムアドレスが入力される前の出力動作
が抑止されるようになっているものが、比較結果の有効
性を保証できる点で好ましい。
【００２５】比較部は、救済カラムアドレス信号とカラ
ムアドレスとを排他的論理和演算するものとするとよ
く、この場合には、６つのトランジスタで排他的論理和
演算を行う簡単な構成とできる。更に、カラムアドレス
の所定ビットとその反転ビットとを排他的論理和演算す
るようにしておけば、該演算結果出力を出力部の出力動
作抑止に使用できる。
【００２６】
【発明の実施の形態】図１及び図２に、本発明によるカ
ラム冗長回路の一実施形態を示す。尚、図２の回路は図
１に続いているもので、その関係を図１の右上に示して
ある。
【００２７】このカラム冗長回路は大別して、救済対象
のカラムアドレスのプログラムを行って救済カラムアド
レス信号バーＦＣＡｉ（ｉ＝０〜７）を発生するための
プログラム部１４８と、救済カラムアドレス信号バーＦ
ＣＡｉと外部から入力されるカラムアドレスとを比較す
るための比較部１５０と、この比較部１５０の出力信号
を論理組合せして冗長エネーブル制御信号バーＲＥＮｉ
を発生する出力部１５２と、から構成される。
【００２８】プログラム部１４８は、ソース端子が電源
電圧ＶＣＣにつながれ、ゲート端子が制御信号φＣＦＰ
につながれた多数のＰＭＯＳトランジスタ１１６と、ゲ
ート端子が制御信号φＣＦＰにつながれ、接地電圧ＶＳ
Ｓに一端を接続したヒューズｆｉ（このｉは自然数１〜
８），ＭＦの他端とＰＭＯＳトランジスタ１１６のドレ
イン端子との間にチャネルが接続された多数のＮＭＯＳ
トランジスタ１１８と、ＮＭＯＳトランジスタ１１８と
ＰＭＯＳトランジスタ１１６の接続点に設けられるラッ
チ形態とした多数のインバータチェーン１２０，１２２
と、から構成される。図２に示すように、最終のヒュー
ズがマスタヒューズＭＦとされ、これを切断することに
より救済が知らされる。
【００２９】比較部１５０は、多数の比較回路Ａ，Ｂ，
…，Ｉで構成され、これら各比較回路の構成は同じであ
る。比較回路Ａについて代表して説明すると、プログラ
ム部１４８から出力される救済カラムアドレス信号バー
ＦＣＡ０と該救済カラムアドレス信号バーＦＣＡ０を入
力するインバータ１２４の出力信号との間につながれ、
各ゲート端子がカラムアドレスＣＡ０につながれたＰＭ
ＯＳトランジスタ１２６及びＮＭＯＳトランジスタ１２
８と、チャネルが並列形成され、該チャネルの一端がノ
ードａに接続されると共に他端がカラムアドレスＣＡ０
につながれ、ゲート端子がプログラム部１４８から出力
される救済カラムアドレス信号バーＦＣＡ０及びインバ
ータ１２４の出力信号につながれたＰＭＯＳトランジス
タ及びＮＭＯＳトランジスタからなる伝送ゲート１３０
と、から構成される。ノードａは、ＰＭＯＳトランジス
タ１２６及びＮＭＯＳトランジスタ１２８の接続点に接
続しており、該比較回路Ａの出力ノードとなる。また、
インバータ１２４は２つのＭＯＳトランジスタで構成で
きるので、各比較回路は、６つのトランジスタで排他的
論理和演算を行う構成である。
【００３０】また、比較回路Ｉは、他の比較回路Ａ〜Ｈ
とは若干違って、カラムアドレスＣＡ０とカラムアドレ
スＣＡ０を入力するインバータ１２４の出力信号との間
につながれ、ゲート端子がカラムアドレスバーＣＡ０に
つながれたＰＭＯＳトランジスタ１２６及びＮＭＯＳト
ランジスタ１２８と、チャネルが並列形成され、該チャ
ネルの一端がノードｉに接続されると共に他端がカラム
アドレスバーＣＡ０に接続され、各ゲート端子がカラム
アドレスＣＡ０及びインバータ１２４の出力信号につな
がれたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
からなる伝送ゲート１３０と、から構成される。ノード
ｉは、ＰＭＯＳトランジスタ１２６及びＮＭＯＳトラン
ジスタ１２８の接続点に接続しており、該比較回路ｉの
出力ノードとなる。
【００３１】出力部１５２は、比較回路Ａ，Ｂ，Ｃのノ
ードａ，ｂ，ｃに設定される信号を入力するＮＡＮＤゲ
ート１４０と、ブロック書込信号φＢＷを入力するイン
バータ１４２と、インバータ１４２の出力信号及びＮＡ
ＮＤゲート１４０の出力信号を入力するＮＡＮＤゲート
１４４と、比較回路Ｄ，Ｅ，Ｆのノードｄ，ｅ，ｆに設
定される信号を入力するＮＡＮＤゲート１３６と、比較
回路Ｇ，Ｈ，Ｉのノードｇ，ｈ，ｉに設定される信号及
びマスタ制御信号ＭＡＳＴＥＲを入力するインバータ１
３２の出力信号を入力するＮＡＮＤゲート１３４と、Ｎ
ＡＮＤゲート１３４，１３６の各出力信号を入力するＮ
ＯＲゲート１３８と、ＮＡＮＤゲート１４４及びＮＯＲ
ゲート１３８の各出力信号を入力して冗長エネーブル制
御信号バーＲＥＮｉを出力するＮＡＮＤゲート１４６
と、から構成される。尚、このカラム冗長回路はブロッ
ク書込に対応したものであるため、ブロック書込信号φ
ＢＷも組合せ入力としているものである。
【００３２】この図１及び図２に示すカラム冗長回路
は、プログラム部１４８のマスタヒューズＭＦを切断し
て救済を知らせ、入力されるカラムアドレスＣＡｉの各
値に従ってデータ入力ヒューズｆ１，ｆ２，…，ｆ８を
切断するようになっている。例えば、救済対象のカラム
アドレスが‘１００１１０１１’である場合、該アドレ
スの論理‘１’に相応するデータ入力ヒューズｆ１，ｆ
４，ｆ５，ｆ７，ｆ８を切断することにより冗長プログ
ラムが完了する。これから分るように、プログラム部１
４８では、プログラムを行う情報量（アドレス数）に相
応する個数のヒューズのみですむ。即ち、従来の半分で
よい（マスタヒューズを除く）。従って、集積性が格段
に向上している。また、切断対象のヒューズも格段に減
少し、プログラム工程がより簡単、短時間に行えるよう
になっている。
【００３３】制御信号φＣＦＰは、ローアドレスストロ
ーブ信号バーＲＡＳがプリチャージ区間の間、論理“ロ
ウ”状態を維持する。ローアドレスストローブ信号バー
ＲＡＳがプリチャージ区間で論理“ロウ”状態を維持す
る間に論理“ロウ”状態の制御信号φＣＦＰが入力され
ると、ＰＭＯＳトランジスタ１１６がＯＮ状態、ＮＭＯ
Ｓトランジスタ１１８がＯＦＦ状態になるので、救済カ
ラムアドレス信号バーＦＣＡｉ（ｉ＝０〜７）及びマス
タ制御信号ＭＡＳＴＥＲはすべて論理“ロウ”状態にリ
セットされる。
【００３４】ローアドレスストローブ信号バーＲＡＳが
再びアクティブされると、カラムアドレスＣＡｉが入力
される前に論理“ハイ”状態の制御信号φＣＦＰが入力
される。従って、ＰＭＯＳトランジスタ１１６はＯＦＦ
状態、ＮＭＯＳトランジスタ１１８はＯＮ状態になる。
このとき、上記の例に沿って説明すると、切断されたヒ
ューズｆ１，ｆ４，ｆ５，ｆ７，ｆ８に対応して救済カ
ラムアドレス信号バーＦＣＡｉ（このｉは０，３，４，
６，７）は論理“ロウ”状態で発生し、切断されなかっ
たたヒューズｆ２，ｆ３，ｆ６に対応して救済カラムア
ドレス信号バーＦＣＡｉ（このｉは１，２，５）は論理
“ハイ”状態で発生する。即ち、救済カラムアドレス信
号バーＦＣＡｉは、カラムアドレスＣＡｉの反転状態で
発生する。このとき、冗長の場合はマスタヒューズＭＦ
が切断されるので、論理“ロウ”状態のマスタ制御信号
ＭＡＳＴＥＲが発生する。
【００３５】プログラム部１４８から発生する救済カラ
ムアドレス信号バーＦＣＡｉは比較部１５０に入力され
る。比較部１５０では、外部からカラムアドレスＣＡｉ
が入力されると、救済カラムアドレス信号バーＦＣＡｉ
とカラムアドレスＣＡｉとを各比較回路Ａ〜Ｈにて比較
する。そして、救済カラムアドレス信号バーＦＣＡｉ及
びカラムアドレスＣＡｉが同じ論理状態になる比較回路
からは論理“ロウ”状態の出力信号が出力され、救済カ
ラムアドレス信号バーＦＣＡｉ及びカラムアドレスＣＡ
ｉが違う論理状態になる比較回路からは論理“ハイ”状
態の出力信号が出力される。
【００３６】即ち、各比較回路は排他的論理和(exclusi
ve OR)の機能をもち、救済カラムアドレス信号バーＦＣ
ＡｉとカラムアドレスＣＡｉが完全に反転論理になる場
合に全出力信号が論理“ハイ”状態になり、冗長エネー
ブル制御信号バーＲＥＮｉを論理“ロウ”状態に設定
し、冗長カラム選択ラインをエネーブルする。エネーブ
ルされた冗長エネーブル制御信号バーＲＥＮｉは、ノー
マルカラム選択ラインのディスエーブルも行う（図示せ
ず）。つまり、図１及び図２に示すカラム冗長回路で
は、マスタヒューズＭＦの切断による論理“ロウ”状態
のマスタ制御信号ＭＡＳＴＥＲの発生に合わせて、救済
カラムアドレス信号バーＦＣＡｉとカラムアドレスＣＡ
ｉとを排他的論理和演算して論理一致状態を検出し、そ
の結果により冗長カラム又はノーマルカラムのエネーブ
ルを決定する。
【００３７】一方、比較部１５０内の比較回路Ｉは次の
ような役割をもつ。即ち、本来ならば、冗長プログラム
に従って救済カラムアドレス信号バーＦＣＡｉ及びマス
タ制御信号ＭＡＳＴＥＲが発生された後、カラムアドレ
スＣＡｉが入力されると比較が行われる。しかしながら
実際の動作においては、マスタ制御信号ＭＡＳＴＥＲが
論理“ロウ”状態になる瞬間から比較結果が出力可能に
なる。これは、冗長エネーブル制御信号バーＲＥＮｉが
論理“ロウ”状態又は論理“ハイ”状態に変化できるこ
とを意味する。そこで、救済カラムアドレス信号バーＦ
ＣＡｉとカラムアドレスＣＡｉの比較結果が有効である
ことを保証するために、カラムアドレスの所定のビット
とその反転ビットＣＡ０，バーＣＡ０を排他的論理和す
るようにしてある。カラムアドレスＣＡ０，バーＣＡ０
は、有効入力になるまで両方とも論理“ロウ”状態に設
定されるので、このときの比較回路Ｉの出力信号は論理
“ロウ”状態に設定され、従って、冗長エネーブル制御
信号バーＲＥＮｉは常に論理“ハイ”状態を維持し抑止
される。カラムアドレスＣＡ０，バーＣＡ０が有効入力
になって論理“ハイ”状態及び論理“ロウ”状態又はこ
の逆の論理状態に変化すると、比較回路Ｉの出力信号は
論理“ハイ”状態になり、残りの比較回路Ａ〜Ｈの比較
結果に従って冗長エネーブル制御信号バーＲＥＮｉが論
理“ロウ”状態又は論理“ハイ”状態に変化することが
できる。
【００３８】このカラム冗長回路はブロック書込対応な
ので、出力部１５２内のインバータ１４２にブロック書
込信号φＢＷが入力される。このブロック書込信号φＢ
Ｗは、ブロック書込動作時に論理“ハイ”状態になる信
号である。８−ビットブロック書込動作を遂行する場
合、カラムアドレスＣＡ０〜ＣＡ２は無視されるので、
このとき、カラムアドレスＣＡ０〜ＣＡ２の代わりに、
データ入力バッファから入力されたデータＤＱ０，ＤＱ
１，…，ＤＱ７が用いられる。これに関して次に説明す
る。
【００３９】図３に、救済カラムアドレスのデコーディ
ング回路を示す。同図に示すデコーディング回路は、救
済カラムアドレス信号バーＦＣＡ１，バーＦＣＡ２を入
力にした図示の各論理ゲートを利用し、デコーディング
信号ＦＣＡ１２，ＦＣＡ１・バーＦＣＡ２，バーＦＣＡ
１・バーＦＣＡ２，バーＦＣＡ１・ＦＣＡ２を発生する
回路である。
【００４０】このデコーディング回路は、救済カラムア
ドレス信号バーＦＣＡ１を入力するインバータ１５４
と、救済カラムアドレス信号バーＦＣＡ２を入力するイ
ンバータ１６８と、インバータ１５４，１６８の各出力
信号を入力するＮＡＮＤゲート１５６と、インバータ１
５４の出力信号及び救済カラムアドレス信号バーＦＣＡ
２を入力するＮＡＮＤゲート１６０と、救済カラムアド
レス信号バーＦＣＡ１，バーＦＣＡ２を入力するＮＡＮ
Ｄゲート１６４と、救済カラムアドレス信号バーＦＣＡ
１及びインバータ１６８の出力信号を入力するＮＡＮＤ
ゲート１７０と、ＮＡＮＤゲート１５６の出力信号を入
力してデコーディング信号ＦＣＡ１２を出力するインバ
ータ１５８と、ＮＡＮＤゲート１６０の出力信号を入力
してデコーディング信号ＦＣＡ１・バーＦＣＡ２を出力
するインバータ１６２と、ＮＡＮＤゲート１６４の出力
信号を入力してデコーディング信号バーＦＣＡ１・バー
ＦＣＡ２を発生するインバータ１６６と、ＮＡＮＤゲー
ト１７０の出力信号を入力してデコーディング信号バー
ＦＣＡ１・ＦＣＡ２を発生するインバータ１７２と、か
ら構成される。
【００４１】図４には、ブロック書込対応の冗長カラム
選択回路を示している。同図に示す冗長カラム選択回路
は、デコーディング信号バーＦＣＡ１・バーＦＣＡ２及
びデータＤＱ０を入力するＮＡＮＤゲート１７４と、デ
コーディング信号ＦＣＡ１・バーＦＣＡ２及びデータＤ
Ｑ２を入力するＮＡＮＤゲート１７６と、デコーディン
グ信号バーＦＣＡ１・ＦＣＡ２及びデータＤＱ４を入力
するＮＡＮＤゲート１７８と、デコーディング信号ＦＣ
Ａ１２及びデータＤＱ６を入力するＮＡＮＤゲート１８
０と、デコーディング信号バーＦＣＡ１・バーＦＣＡ２
及びデータＤＱ１を入力するＮＡＮＤゲート１８２と、
デコーディング信号ＦＣＡ１・バーＦＣＡ２及びデータ
ＤＱ３を入力するＮＡＮＤゲート１８４と、デコーディ
ング信号バーＦＣＡ１・ＦＣＡ２及びデータＤＱ５を入
力するＮＡＮＤゲート１８６と、デコーディング信号Ｆ
ＣＡ１２及びデータＤＱ７を入力するＮＡＮＤゲート１
８８と、を備えている。
【００４２】そして更に、ＮＡＮＤゲート１７４，１７
６，１７８，１８０の各出力信号を入力するＮＡＮＤゲ
ート１９０と、ＮＡＮＤゲート１８２，１８４，１８
６，１８８の各出力信号を入力するＮＡＮＤゲート１９
４と、救済カラムアドレス信号バーＦＣＡ０を入力する
インバータ１９２と、このインバータ１９２の出力信号
を入力するインバータ１９８と、インバータ１９２，１
９８の各出力信号がゲート端子に入力され、チャネルの
一端にＮＡＮＤゲート１９０，１９４の各出力信号がそ
れぞれ入力される伝送ゲート１９６，２００と、を備え
ている。
【００４３】加えて、伝送ゲート１９６，２００の他端
に設定される信号及びブロック書込信号φＢＷを入力す
るインバータ２０２の出力信号を入力するＮＯＲゲート
２０４と、ＮＯＲゲート２０４の出力信号及び冗長エネ
ーブル制御信号バーＲＥＮｉを入力するＮＯＲゲート２
０６と、ＮＯＲゲート２０６の出力信号及び制御信号φ
ＣＰ，φＹＥを入力するＮＡＮＤゲート２０８と、この
ＮＡＮＤゲート２０８の出力信号を入力して冗長カラム
選択信号ＲＣＳＬを発生するインバータ２１０と、を備
えている。
【００４４】図３及び図４を参照して、この場合のブロ
ック書込機能を説明する。ブロック書込機能は、同一デ
ータを複数のメモリセルに書込む場合に、該各メモリセ
ルについての冗長カラム選択ラインを同時にエネーブル
してデータを一括して書込むものである。このブロック
書込のときにはブロック書込信号φＢＷが論理“ハイ”
状態で、これに応じて冗長カラム選択信号ＲＣＳＬのエ
ネーブルを行う場合、カラムアドレスＣＡ０〜ＣＡ２を
無視し、残りのカラムアドレスＣＡ３〜ＣＡ７に従って
冗長カラム選択信号ＲＣＳＬのエネーブルを決定する。
その際、冗長カラム選択信号ＲＣＳＬは、データＤＱ０
〜ＤＱ７中のいずれか１つによってのみ制御されなけれ
ばならないので、図４及び図５に示したような回路の論
理構成を使用する。
【００４５】このようにブロック書込の場合、該当冗長
カラム選択信号ＲＣＳＬはデータＤＱ０〜ＤＱ７中のい
ずれか１つにより制御されるべきである。このため、該
当冗長カラム選択信号ＲＣＳＬは、カラムアドレスＣＡ
０，ＣＡ１，ＣＡ２の論理状態に従って次表のような該
当データにより制御される。
【表１】
【００４６】従来技術による冗長カラム選択回路におい
ては、前述のように、このデータ選択をヒューズ切断処
理で行っていた。これに対し本発明においては、データ
入力ヒューズを用いずに、プログラムされたカラムアド
レスをデコーディングした後にカラムアドレスのみを利
用して該当冗長カラム選択信号をエネーブルするように
している。即ち、ブロック書込動作時、カラムアドレス
と救済カラムアドレス信号の論理状態の同一性を判断し
て冗長カラム選択信号がエネーブルされるので、救済カ
ラムアドレスのデコーディング信号により任意のデータ
を入力して冗長カラム選択信号が制御できることが分か
る。
【００４７】図３に示すデコーディング回路は、このた
めに、救済カラムアドレス信号バーＦＣＡ１，バーＦＣ
Ａ２をデコーディングする回路であり、救済カラムアド
レス信号バーＦＣＡ１，バーＦＣＡ２がデコーディング
された後、図４に示す冗長カラム選択回路は、救済カラ
ムアドレス信号バーＦＣＡ０を利用し、データＤＱ０〜
ＤＱ７中のいずれか１つを入力する回路である。そし
て、ブロック書込信号φＢＷが論理“ハイ”状態にな
り、冗長エネーブル制御信号バーＲＥＮｉが論理“ロ
ウ”状態になるとき、冗長カラム選択信号ＲＳＣＬをエ
ネーブルする。このとき、制御信号φＣＰ，φＹＥは、
従来技術と同様に、それぞれ冗長カラム選択信号ＲＣＳ
Ｌをエネーブルさせる時点を決定する信号である。即
ち、制御信号φＹＥは、ビットラインが完全にセルデー
タ値で電位展開されたときに冗長カラム選択信号がエネ
ーブルされるように知らせる信号であり、制御信号φＣ
Ｐは、カラムアドレスＣＡｉを受け入れた時点から一定
の時間後に冗長カラム選択信号のエネーブルを行うため
の信号である。
【００４８】以上は、本発明の最適な実施形態を説明し
たもので、本発明の技術的思想を外れない範囲内でその
他にも多様に実施され得ることは、該当技術分野におけ
る通常の知識を有する者ならば自明であろう。例えば、
比較部の構成に上記のような回路構成を使用しなくて
も、論理一致状態検出の機能が遂行できれば他の論理回
路でもよいことは自明であろう。また、上記実施形態
で、ブロック書込信号の制御を受けるカラムアドレスに
ついて、最下位ビット(Least Significant Bit) に該当
するＣＡ０，ＣＡ１，ＣＡ２を例にあげているが、これ
に限らずとも同じ働きを得ることができる。
【００４９】
【発明の効果】以上述べてきたように本発明によれば、
ヒューズ数を格段に少なくすることができ、集積性を大
きく向上させることができる。また、カラムアドレスに
１つずつのヒューズを備えるだけですむので、冗長プロ
グラム工程をより簡単、短時間に行えるようになる。更
に、ブロック書込に対し、データ入力ヒューズを省いて
データ入力バッファから直接データを入力して冗長カラ
ム選択信号をコーディングするができるようになり、動
作速度を向上させることも可能になる。
【図面の簡単な説明】
【図１】本発明によるカラム冗長回路の回路図。
【図２】図１の続きを示す回路図。
【図３】本発明に係る救済カラムアドレスのデコーディ
ング回路の回路図。
【図４】本発明に係る冗長カラム選択回路の回路図。
【図５】従来技術によるカラム冗長回路の回路図。
【図６】従来技術に係る冗長カラム選択回路の回路図。
【符号の説明】
１４８ プログラム部 １５０ 比較部 １５２ 出力部 バーＦＣＡ０〜バーＦＣＡ７ 救済カラムアドレス信号 ＣＡ０〜ＣＡ７ カラムアドレス

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 欠陥メモリセルを冗長メモリセルに置き
    換えるカラム冗長を行う半導体メモリ装置のカラム冗長
    方法において、 ヒューズ切断により救済対象のカラムアドレスを記憶し
    てこれに応じた救済カラムアドレス信号を発生するよう
    にし、そして、入力されるカラムアドレス及び前記救済
    カラムアドレス信号を比較して論理一致状態を検出し、
    この比較結果出力に基づいて冗長エネーブル制御信号を
    発生するようにしてあり、また、ブロック書込時には、
    入力されるカラムアドレスの所定ビットを無視として残
    りのビット及び前記救済カラムアドレス信号の比較で論
    理一致状態を検出し、この比較結果出力に基づいて冗長
    エネーブル制御信号を発生するとともに、前記無視とし
    たカラムアドレスの所定ビットに対応する前記救済カラ
    ムアドレス信号をデコーディングし、該デコーディング
    結果に従いデータ入力バッファからのデータを入力して
    これと前記冗長エネーブル制御信号に基づき冗長カラム
    選択信号を発生しブロック書込を行うようにしたことを
    特徴とするカラム冗長方法。
  2. 【請求項２】 カラムアドレスと救済カラムアドレス信
    号との比較を排他的論理和で行うようにした請求項１記
    載のカラム冗長方法。
  3. 【請求項３】 カラムアドレスと救済カラムアドレス信
    号との比較結果出力を、前記カラムアドレスが入力され
    るまで抑止するようにした請求項１又は請求項２記載の
    カラム冗長方法。
  4. 【請求項４】 欠陥メモリセルを冗長メモリセルに置き
    換えるカラム冗長を行う半導体メモリ装置のカラム冗長
    回路において、 救済対象のカラムアドレスをヒューズプログラムで記憶
    し、これに応じて救済カラムアドレス信号を発生するプ
    ログラム部と、該プログラム部による救済カラムアドレ
    ス信号及び入力されるカラムアドレスをビットごとに比
    較して論理一致状態を検出する比較部と、該比較部の各
    出力信号を基に冗長エネーブル制御信号を発生し、ブロ
    ック書込信号が発生された場合には前記比較部の出力信
    号のいずれかを無視として残りの出力信号を基に冗長エ
    ネーブル制御信号を発生する出力部と、前記無視とした
    比較部の出力信号に対応する前記救済カラムアドレス信
    号をデコーディングするとともにデータ入力バッファか
    らのデータと論理組合せし て該データのいずれかを入力
    することにより、前記ブロック書込信号及び冗長エネー
    ブル制御信号の発生に応じてブロック書込のための冗長
    カラム選択信号を出力するデコーディング回路及び冗長
    カラム選択回路と、を備えてなることを特徴とするカラ
    ム冗長回路。
  5. 【請求項５】 プログラム部は、救済対象のカラムアド
    レスに従って切断される多数のヒューズと、これら各ヒ
    ューズをそれぞれ接地側に接続した多数の第１トランジ
    スタと、これら第１トランジスタの電源側にそれぞれ接
    続した多数の第２トランジスタと、各第１トランジスタ
    及び第２トランジスタの接続点にそれぞれ接続した多数
    のラッチ形態のインバータと、を有してなる請求項４記
    載のカラム冗長回路。
  6. 【請求項６】 出力部は、比較部にカラムアドレスが入
    力される前の出力動作が抑止されるようになっている請
    求項４又は請求項５記載のカラム冗長回路。
  7. 【請求項７】 比較部は、救済カラムアドレス信号とカ
    ラムアドレスとを排他的論理和演算する請求項４〜６の
    いずれか１項に記載のカラム冗長回路。
  8. 【請求項８】 比較部は、６つのトランジスタで排他的
    論理和演算を行う請求項７記載のカラム冗長回路。
  9. 【請求項９】 比較部は、カラムアドレスの所定ビット
    とその反転ビットとを排他的論理和演算するようにさ
    れ、該演算結果出力により出力部の出力動作が抑止され
    るようになっている請求項７記載のカラム冗長回路。
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