JPH0795393B2 - ダイナミツク型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型RAM（ランダム・アクセス
・メモリ）に関するもので、例えば、予備メモリアレイ
を内蔵したダイナミック型RAMに利用して有効な技術に
関するものである。

〔背景技術〕

ダイナミック型RAMにおいては、その製品歩留りを向上
させるために、欠陥ビット救済方式が公知である。欠陥
ビット救済方式を採用するために、メモリアレイ内の不
良アドレスを記憶する適当な記憶手段及びそのアドレス
比較回路、並びに冗長回路（予備メモリアレイ）のよう
な付加回路が設けられる。

上記記憶手段として、例えばポリシリコンによって形成
されたヒューズ手段を用いて、それを電気的に溶断させ
たり、あるいはレーザー光線で切断させることが提案さ
れている。このような記憶手段は、その読み出し動作に
おいて溶断されないヒューズ手段には定常的な直流電流
を流すことになるため消費電流を大きくさせる要因とな
っている。

ところで、半導体基板上において形成されたダイナミッ
ク型メモリセルにおいては、記憶情報を電荷の形態で保
持するものであり、リーク電流等によって時間の経過と
ともに保持された電荷量が減少してしまう。このため、
常にメモリセルに正確な情報を記憶させておくために
は、メモリセルに記憶されている情報を、その情報が失
われてしまう前に読み出して、それを増幅して再び同じ
メモリセルに書き込むというリフレッシュ動作を行う必
要がある。このようなリフレッシュ動作にあっては、ロ
ウ系のアドレンシング（ワード線の選択動作とセンスア
ンプの増幅動作）が行われ、カラム系のアドレツシング
は行われない。

本願発明者は、上記リフレッシュ動作に着目して上記冗
長回路としてカラム系の予備メモリアレイを設けた場
合、上記リフレッシュ動作のときにカラム系のアドレス
記憶回路の読み出し動作を禁止して、無駄な電流が消費
されるのを防止することを考えた。

なお、冗長回路を設けたダイナミック型RAMの例とし
て、例えば日経マグロウヒル社発行『日経エレクトロニ
クス』1980年７月21日号、頁189〜頁201があり、自動リ
フレッシュ方式の例として、『電子技術』誌のVol23、N
o.3のpp30〜33がある。

〔発明の目的〕

この発明の目的は、リフレッシュ動作時の低消費電力化
を図ったダイナミック型RAMを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、リ
フレッシュ動作モードの時にはカラム系の不良アドレス
記憶回路の動作を禁止させることによって、不良アドレ
スに従って選択的に溶断されるヒューズ手段に流れる無
効電流の発生を禁止するものである。

〔実施例〕

第１図には、この発明の一実施例のダイナミック型RAM
のブロック図が示されている。同図のダイナミック型RA
Mは、特に制限されないが、８ビットの単位でアクセス
するダイナミック型RAMであり、公知の半導体集積回路
の製造技術によって、単結晶シリコンのような半導体基
板上において形成される。

この実施例では、特に制限されないが、メモリアレイ
は、Ｍ−ARY1,M−ARY2のように左右２つに分けて配置さ
れている。各メモリアレイＭ−ARY1,M−ARY2において、
８本の相補データ線対が一組とされ、同図においては縦
方向に向かうよう形成されている。すなわち、メモリア
レイを８ブロック（マット）に分けて構成するのではな
く、８ビットのデータ線、同一のメモリアレイ内の互い
に隣合う８本の相補データ線対に対して、１つのアドレ
スが割り当てられ、同図では横方向に順に配置される。
このようにすることによって、メモリアレイ及びその周
辺回路の簡素化を図ることができる。上記メモリアレイ
Ｍ−ARY1,M−ARY2にマトリックス配置されるメモリセル
は、情報記憶用のキャパシタとアドレス選択用のMOSFET
とからなる1MOS型のダイナミック型メモリセルが用いら
れる。このメモリセルのアドレス選択用のMOSFETのゲー
トは、ワード線に結合され、そのドレイン（ソース）
は、データ線に結合される。

ロウ系アドレス選択線（ワード線）は、上記各メモリア
レイＭ−ARY1,M−ARY2に対して共通に横方向に向かうよ
う形成され、同図では縦方向に順に配置される。

上記相補データ線対は、カラムスイッチＣ−SW1,C−SW2
を介して８本の共通相補データ線対CD1,CD2に選択的に
接続される。同図おいては、上記共通相補データ線対は
横方向に走っている。この共通相補データ線対CD1,CD2
は、メインアンプMA1,MA2の入力端子にそれぞれ接続さ
れる。

センスアンプSA1,SA2は、上記メモリアレイの相補デー
タ線対の微小読み出し電圧を受け、そのタイミング信号
φpaにより動作状態とされ上記読み出し電圧に従って相
補データ線対をハイレベル／ロウレベルに増幅するもの
である。

ロウアドレスバッファＲ−ADBは、外部端子からのｍ＋
１ビットのアドレス信号RADを受け、内部相補アドレス
信号a0〜am,０〜ｍを形成して、ロウアドレスデコ
ーダＲ−DCRに送出する。なお、以後の説明及び図面に
おいては、一対の内部相補アドレス信号、例えばa0,
０を内部相補アドレス信号ａ０と表すことにする。した
がって、上記内部相補アドレス信号a0〜am,０〜ｍ
は、内部相補アドレス信号ａ０〜ａｍと表す。

ロウアドレスデコーダＲ−DCRは、上記アドレス信号ａ
０〜ａｍに従って１本のワード線をワード線選択タイミ
ングφｘに同期して選択する。

カラムアドレスバッファＣ−ADBは、外部端子からのｎ
＋１ビットのアドレス信号CADを受け、内部相補アドレ
ス信号a0〜an,０〜ｎを形成して、カラムアドレス
デコーダＣ−DCRに送出する。なお、上記内部相補アド
レス信号の表し方に従って、図面及び以下の説明では、
上記内部相補アドレス信号a0〜an,０〜ｎを内部相
補アドレス信号ａ０〜ａｎと表す。

カラムアドレスデコーダＣ−DCRは、上記アドレス信号
ａ０〜ａｎを解読して８対からなる相補データ線に対応
した選択信号をデータ線選択タイミング信号φｙに同期
して形成する。

カラムスイッチＣ−SW1,C−SW2は、上記選択信号を受
け、上記８対の相補データ線を対応する８体の共通相補
データ線に接続する。なお、同図では、例示的に示され
た上記相補データ線対及び共通相補データ線対は、１本
の線により現している。

入出力回路I/Oは、読み出しのためのメインアンプ及び
データ出力バッファと、書込みのためのデータ入力バッ
ファとにより構成され、読み出し時には、動作状態にさ
れた一方のメインアンプMA1又はMA2を増幅して外部端子
DAに送出する。また、書込み動作時には、その書込み出
力を上記共通相補データ線対CD1,CD2に供給する。同図
では、この書込み用の信号経路を省略して描かれてい
る。

内部制御信号発生回路TGは、２つの外部制御信号▲
▼（チップセレクト信号），▲▼（ライトイネーブ
ル信号）と、特に制限されないが、上記アドレス信号a0
〜am及びa0〜anを受けるアドレス信号変化検出回路ATD
で形成されたアドレス信号の変化検出信号φとを受け
て、メモリ動作に必要な各種タイミング信号を形成して
送出される。上記のようなアドレス信号変化検出回路AT
Dにより形成された検出信号φに基づいて内部動作のた
めの一連のタイミングを形成することによりRAMを内部
同期式により動作させる。これにより、上記のようなダ
イナミック型メモリセルを用いたにもかかわらず、外部
からはスタティック型RAMと同じようにアクセスするこ
とができる（いわゆる、擬似スタティック型RAMを構成
するものである）。このような動作のために、上記アド
レスバッファＲ−ADB,C−ADB及びアドレスデコーダＲ−
DCR,C−DCR1,C−DCR2等の周辺回路は、後述するようなC
MOS（相補型MOS）スタティック型回路によって構成され
る。

上記メモリアレイＭ−ARY1,メモリアレイＭ−ARY2にお
ける欠陥を救済するため、これらのメモリアレイＭ−AR
Y1,M−ARY2に対して予備メモリアレイYR−ARY1,YR−ARY
2がそれぞれ設けられる。これらの予備メモリアレイYR
−ARY1とYR−ARY2への切り換えを行うため、不良アドレ
ス信号を記憶するアドレス記憶手段と、この不良アドレ
ス信号とアドレスバッファＣ−ADBから供給されたアド
レス信号ａ０〜ａｎとを比較して記憶された不良アドレ
スが入力されたことを検出するカラムアドレス比較回路
とからなるアドレスコンペアACが設けられる。このアド
レスコンペアACは、不良アドレスに対するアクセスを検
出して、上記冗長用メモリアレイYR−ARY1（又はYR−AR
Y2）のデータ線を上記メモリアレイＭ−ARY1又はＭ−AR
Y2の不良ビットが存在するデータ線に代えて共通相補デ
ータ線に接続させるという選択動作に切り換える。上記
アドレスコンペアACに含まれる不良アドレス記憶回路
は、その低消費電力化のために、後述するようにリフレ
ッシュ動作モードの時にその動作が停止させられる。

なお、ワード線に対しても同様な冗長用メモリアレイを
設けるものであってもよい。

自動リフレッシュ回路REFCは、フレッシュアドレスカウ
ンタ，タイマー等を含んでおり、外部端子から供給され
てリフレッシュ信号▲▼をロウレベルにすること
により起動される。すなわち、チップ選択信号▲▼
がハイレベルのときにリフレッシュ信号▲▼をロ
ウレベルにすると自動リフレッシュ回路REFCは、図示し
ない制御信号によってロウアドレスバッファＲ−ADBの
出力部に設けられたマルチプレクサを切り換えて、内蔵
のリフレッシュアドレスカウンタにより形成されたリフ
レッシュアドレス信号をロウデコーダＲ−DCRに伝えて
一本のワード線選択と、センスアンプSAの増幅動作とに
よるリフレッシュ動作（オートリフレッシュ）を行う。
また、リフレッシュ信号▲▼をロウレベルにしつ
づけるとタイマーが作動して、一定時間毎にリフレッシ
ュアドレスカウンタが歩進させられて、この間連続的な
リフレッシュ動作（セルフリフレッシュ）を行うもので
ある。

第２図には、上記アドレスコンペアACの要部一実施例の
回路図が示されている。

上記１組のアドレスコンペアは、アドレス信号のビット
数（ｎ＋１）に応じた数だけの不良アドレスの記憶回路
及びアドレス比較回路と、１つのイネーブル回路とによ
り構成される。

不良アドレスの１ビットの記憶回路は、図示しない書込
み用のMOSFET又はレーザー光線の照射によって切断され
るポリシリコン層からなるヒューズ手段F2により構成さ
れる。このヒューズ手段の切断の有無に従った電気信号
を得るため、上記ヒューズ手段F2の一端は、電源電圧端
子Ｖccに結合され、他端と回路の接地電位点との間にMO
SFET Q2,Q3及び抵抗R2の直列回路が設けられる。上記MO
SFET Q2は、そのゲートにアンド（AND）ゲート回路G2の
出力信号が供給される。上記アンドゲート回路G2の入力
には、内部チップ選択信号csとリフレッシュ制御信号▲
▼が供給される。上記MOSFET Q3は、そのゲート
に次に説明するイネーブル回路の出力信号が供給され
る。

上記ヒューズ手段F2とMOSFET Q2の接続点から、上記ヒ
ューズ手段F2の切断の有無に従ったハイレベル又はロウ
レベルの電気信号が形成され、インバータ回路N2の入力
に伝えられる。特に制限されないが、このインバータ回
路N2の入力端子と回路の接地電位点との間には、上記イ
ンバータ回路N2の出力信号を受けるMOSFET Q4が設けら
れることによって、一種のラッチ回路が構成される。

上記インバータ回路N2から得られた不良アドレス信号
は、一致検出回路としての排他的論理和回路EX1の一方
の入力に供給される。この排他的論理和回路EX1の他方
の入力には、対応するアドレス信号a0が供給される。こ
れによって、上記不良アドレス信号とメモリアクセスに
より供給されたアドレス信号a0の比較一致検出が行われ
る。

例示的に示されている他の不良アドレス記憶回路と、そ
の読み出し回路並びに一致検出回路も上記類似のヒュー
ズ手段F3、アンドゲート回路G3、MOSFET Q5〜Q7、抵抗R
3、インバータ回路N3及び排他的論理和回路EX2により構
成される。すなわち、排他的論理和回路EX2には、最上
位ビットのアドレス信号anが供給される。このビットに
対応した不良アドレスに従ってヒューズ手段F3の選択的
な切断が行われる。

このように合計ｎ＋１個からなる上記類似の回路を通し
て形成された一致検出出力は、特に制限されないが、ノ
ア（NOR）ゲート回路G4に供給される。このノアゲート
回路G4には、次に説明するイネーブル回路からの出力信
号φｒも供給される。

イネーブル回路は、そのヒューズ手段F1を切断しないこ
とによって、メモリアレイＭ−ARY1,M−ARY2に欠陥が無
い時、上記のようなアドレスの切り換えが行われないよ
うにするものである。上記ヒューズ手段F1の切断の有無
に従った電気信号を得るため、上記ヒューズ手段F1の一
端は電源電圧Ｖccに結合され、他端と回路の接地電位点
との間には、上記同様なチップ選択信号csとリフレッシ
ュ信号▲▼を受けるアンドゲート回路G1の出力に
よって制御されるMOSFET Q1と電流制限用抵抗R1が直列
に設けられる。上記ヒューズ手段F1とMOSFET Q1との接
続点の信号φｒは、上記同様なインバータ回路N1と帰還
用MOSFET Q2からなるラッチ回路を通して上記不良アド
レスの記憶回路を構成するMOSFET Q3,Q6のゲートに伝え
られる。また、上記信号φｒは、上記ゲート回路G4に制
御信号として伝えられる。これに代えて、上記インバー
タ回路N1の出力信号をインバータ回路によって反転させ
て上記ゲート回路G4に供給するものであってもよい。

これにより、例えば、ヒューズ手段F1が切断されない場
合、上記信号φｒはハイレベルにされる。これに応じ
て、インバータ回路N1を通した出力信号がロウレベルに
されるため、上記記憶回路のMOSFET Q3,Q4等はオフ状態
にされる。また、上記信号φｒのハイレベルによって、
ノアゲート回路G4の出力信号acはロウレベルに固定さ
れ、予備メモリアレイへの切り換えを禁止するものであ
る。

欠陥ビットの救済を行う場合、上記ヒューズ手段F1は切
断される。これによって、上記の場合とは逆に、不良ア
ドレスの記憶回路の読み出し動作と、全ビットのアドレ
スについて全排他的論理和回路EX1,EX2等の出力がロウ
レベルにされる一致出力が得られたとき、ノアゲート回
路G4から予備メモリアレイへの切り換えを指示する信号
acが形成される。

この実施例では、リフレッシュ信号▲▼がロウレ
ベルにされるリフレッシュ動作モードの時には、各アン
ドゲート回路G1〜G3の出力信号が強制的にロウレベルに
される。これによって、MOSFET Q1,Q2及びQ5等がオフ状
態にされるから、ヒューズ手段F1〜F3に電流が流れるこ
とはない。これにより、カラム系の選択動作を行わない
リフレッシュ動作モードにおいて、ヒューズ手段には一
切電流が流れないから低消費電力化を図ることができ
る。

なお、通常の書込み／読み出し動作モードにあっては、
内部チップ選択信号csとリフレッシュ信号▲▼が
共にハイレベルにされるから、上記アンドゲート回路G1
〜G3の出力はハイレベルにされる。これに応じてMOSFET
Q1,Q2及びQ5等がオン状態にされ、イネーブル回路から
の出力信号がハイレベルならその読み出しを行うものと
なる。

〔効 果〕

リフレッシュ動作モードの時には、その制御信号によっ
てカラム系の不良アドレスを記憶するヒューズ手段の読
み出し電流経路を遮断させることによってリフレッシュ
動作とは関係のない無効電流が流れることを防止でき
る。これにより、リフレッシュ動作時の低消費電力化を
実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、RAMにおいて
は、その書き込み又は読み出しを４ビット又は１ビット
の単位で行うもの等種々の実施形態を採ることができ
る。

また、ダイナミック型RAMの各回路ブロックの具体的回
路構成は、種々の実施形態を採ることができるものであ
る。例えば、外部端子から供給するアドレス信号は、共
通の外部端子からロウアドレス信号とカラムアドレス信
号とをストローブ信号▲▼と▲▼に同期さ
せて時分割方式により供給するものであってもよい。こ
の場合、リフレッシュ起動信号は、カラムアドレススト
ローブ信号▲▼をロウアドレスストローブ信号▲
▼に先立ってロウレベルにさせることにより形成
するものであってもよい。この場合、上記起動信号に従
ってカラム系の不良アドレスを記憶するヒューズ手段の
読み出し電流経路を遮断させるものとすればよい。

〔利用分野〕

この発明は、少なくともカラム系の予備メモリアレイ
と、ヒューズ手段の切断の有無によりカラム系の不良ア
ドレスを記憶する記憶回路とを持つダイナミック型RAM
に広く利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成ブロック
図、 第２図は、そのアドレスコンペアの要部一実施例を示す
回路図である。 Ｍ−ARY1,M−ARY2……メモリアレイ、SA1,SA2……セン
スアンプ、Ｒ−ADB……ロウアドレスバッファ、Ｃ−SW
1,C−SW2……カラムスイッチ、Ｃ−ADB……カラムアド
レスバッファ、Ｒ−DCR……ロウアドレスデコーダ、Ｃ
−DCR1,C−DCR2……カラムアドレスデコーダ、MA1,MA2
……メインアンプ、TG……内部制御信号発生回路、ATD
……アドレス信号変化検出回路,I/O……入出力回路、AC
……アドレスコンペア、REFC……自動リフレッシュ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ線とワード線の交点にダイナミック
   型メモリセルがマトリックス配置されなるメモリアレイ
   と、 上記ワード線と交差するように設けられた予備のデータ
   線との交点に予備のダイナミック型メモリセルが設けら
   れてなる冗長用メモリアレイと、 カラム系の不良アドレス信号に従って選択的に切断され
   るヒューズ手段と、かかるヒューズ手段に直列形態に設
   けられたMOSFETを含み、上記ヒューズ手段が不良アドレ
   スに従って選択的に切断されているときに発生されるイ
   ネーブル信号とチップ選択信号とによって上記MOSFETを
   制御してヒューズ手段の電流経路を形成して、その切断
   の有無に従った不良アドレス信号を形成する不良アドレ
   ス記憶回路と、 上記不良アドレス信号と外部から入力されたカラム系の
   アドレス信号とを比較して、不良アドレスに対するメモ
   リアクセスの検出信号により上記メモリアレイのデータ
   線に代えて冗長用メモリアレイのデータ線を共通データ
   線に接続させるアドレス比較回路と、 外部から供給された制御信号に基づいて上記メモリアレ
   イに形成されダイナミック型メモリセルのリフレッシュ
   動作を行わせる自動リフレッシュ制御回路とを備え、 上記リフレッシュ動作のときに発生されたリフレッシュ
   制御信号により、上記不良アドレス記憶回路に設けられ
   たヒューズ手段の電流経路を構成するMOSFETをオフ状態
   にさせるようにしたことを特徴とするダイナミック型RA
   M。