JPH05136361A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ダミーデータ線に冗長機能を持たせつつ、そ
の効率的なテストを可能にした半導体記憶装置を提供す
る。 【構成】 記憶素子がマトリックス配置されてなるメモ
リアレイからの読み出しを、基準電圧を形成するダミー
記憶素子が結合された複数のダミーデータ線を用意し、
セレクタにより複数のダミーデータ線の中から不良が存
在しない１つのダミーデータ線を選択して差動型のセン
スアンプに供給して記憶情報のセンスを行うようにす
る。 【効果】 ダミーデータ線に不良があった場合には、セ
レクタにより予備のデータ線に切り替えることによりそ
の救済を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば記憶素子の読み出しをダミー記憶素子により
形成された基準電圧を参照してセンスする方式の半導体
記憶装置に利用して有効な技術に関するものである。

【０００２】

【従来の技術】記憶情報に従ってディプレッション型か
エンハンスメント型にされた記憶ＭＯＳＦＥＴが直列形
態（縦型）に接続されてなるＲＯＭが公知である。この
よう縦型ＲＯＭに関しては、例えば特開昭５９−１１６
９９３号公報がある。

【０００３】

【発明が解決しようとする課題】上記のようなＲＯＭで
は、記憶ＭＯＳＦＥＴの読み出しにダミーの記憶用ＭＯ
ＳＦＥＴが用いられる。このようなダミーの記憶ＭＯＳ
ＦＥＴを用いた場合には、ダミーの記憶ＭＯＳＦＥＴ又
はそれが接続されるダミーデータ線等に直流的な不良が
あると、全ての不良品として廃棄することなる。そこ
で、本願発明者等においては、ダミーデータ線を複数本
設けて、ダミーデータ線の欠陥救済を行うことを考え
た。この発明の目的は、製造歩留りの向上を図った半導
体記憶装置を提供することにある。この発明の他の目的
は、ダミーデータ線に冗長機能を持たせつつ、その効率
的なテストを可能にした半導体記憶装置を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、記憶素子がマトリックス配
置されてなるメモリアレイからの読み出しを、基準電圧
を形成するダミー記憶素子が結合された複数のダミーデ
ータ線を用意し、セレクタにより複数のダミーデータ線
の中から不良が存在しない１つのダミーデータ線を選択
して差動型のセンスアンプに供給して記憶情報のセンス
を行うようにする。

【０００５】

【作用】上記した手段によれば、ダミーデータ線に不良
があった場合には、セレクタにより予備のデータ線に切
り替えることによりその救済を行うことができる。

【０００６】

【実施例】図１には、この発明が適用された縦型ＲＯＭ
の一実施例の要部回路図が示されている。同図の各回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１つの半導
体基板上において形成される。特に制限されないが、こ
の実施例の縦型ＲＯＭは、ＮチャンネルＭＯＳＦＥＴに
より構成される。それ故、集積回路は、単結晶Ｐ型シリ
コンからなる半導体基板上に形成される。Ｎチャンネル
ＭＯＳＦＥＴは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。

【０００７】メモリアレイは、同図に破線により例示的
に示されているようにメモリブロックＭＢ０とＭＢ１を
含む。各メモリブロックＭＢ０及びＭＢ１は、それぞれ
複数の記憶用ＭＯＳＦＥＴＱｍが直列形態に接続されて
なる。上記各記憶用ＭＯＳＦＥＴＱｍは、記憶情報に従
ってディプレッション型かエンハンスメント型かに形成
される。特に制限されないが、記憶用ＭＯＳＦＥＴＱｍ
は、最初は全てがディプレッション型に形成され、記憶
情報に従って選択的にエンハンスメント型にされる。す
なわち、上記ディプレッション型ＭＯＳＦＥＴのチャン
ネル領域表面に、アルミニュウム等の配線を形成後に、
その基板ゲートと逆導電型の不純物を導入することによ
って、正のしきい値電圧を持つようなエンハンスメント
型の記憶ＭＯＳＦＥＴを形成するという書き込みを行
う。この場合、半導体集積回路のほゞ最終工程におい
て、上記イオン打ち込み法により書き込みを行うことが
できる。これによって、半導体集積回路の製造工程の共
通化が図れるので製造効率の向上を図ることができる。

【０００８】この実施例では、１つのデータ線Ｄ０に対
して各メモリブロックＭＢ０及びＭＢ１においてそれぞ
れ一つの直列形態の記憶用ＭＯＳＦＥＴが設けられる。
１つのデータ線Ｄ０に設けられるメモリブロックＭＢ０
の直列ＭＯＳＦＥＴ回路の一端は、それぞれ後述するデ
コーダ回路ＤＣＲ０により形成される選択信号を受ける
スイッチＭＯＳＦＥＴＱ１を介して上記データ線Ｄ０に
接続される。メモリブロックＭＢ０の他のデータ線Ｄ１
ないしＤｎに対応した直列ＭＯＳＦＥＴにおいても同様
にスイッチＭＯＳＦＥＴＱ２ないしＱ３が設けられる。
また、メモリブロックＭＢ１の各直列回路も、それに対
応したデコーダ回路ＤＣＲ１により形成される選択信号
を受けるスイッチＭＯＳＦＥＴＱ４ないしＱ６を介し
て、上記データ線Ｄ０ないしＤｎに接続される。

【０００９】上記メモリブロックＭＢ０及びＭＢ１各直
列形態の記憶用ＭＯＳＦＥＴのうち、横方向に対応する
記憶用ＭＯＳＦＥＴＱｍのゲートは、ワード線Ｗ０ない
しＷｍにそれぞれ共通に接続される。これらメモリブロ
ックＭＢ０及びＭ１の各ワード線Ｗ０ないしＷｍは、そ
れぞれスイッチＭＯＳＦＥＴＱ７ないしＱ９及びＱ１３
ないしＱ１５を介して、共通のプリデコーダＸＰＤＣＲ
の出力選択線にそれぞれ結合される。

【００１０】１つのメモリブロックＭＢ０に対応したス
イッチＭＯＳＦＥＴＱ７ないしＱ９のゲートには、上記
デコーダ回路ＤＣＲ０により形成される選択信号が供給
される。他に例示的に示さているメモリブロックＭＢ１
に対応したスイッチＭＯＳＦＥＴＱ１３ないしＱ１５の
ゲートには、上記デコーダ回路ＤＣＲ１により形成され
る選択信号が供給される。この構成においては、上記共
通のプリデコーダ回路ＸＰＤＣＲによって、メモリブロ
ックＭＢ０とＭ１のように複数のメモリブロックに対し
て、共通の選択信号を形成するものであるため、回路の
簡素化を図ることができる。また、直列形態の記憶用Ｍ
ＯＳＦＥＴＱｍのゲート間のピッチに併せてワード線を
配置することができるため、メモリブロック及びワード
線選択信号線を高密度に配置することができる。

【００１１】上記データ線Ｄ０ないしＤｎは、カラムデ
コーダＹＤＣＲにより形成される選択信号を受けるスイ
ッチＭＯＳＦＥＴＱ１９ないしＱ２１を介して共通デー
タ線ＣＤに接続される。特に制限されないが、データ線
Ｄ０ないしＤｎが５１２本で、ワード線Ｗ０ないしＷｍ
が５１２本の場合、１つのメモリブロックＭＢ０で、約
２５６Ｋビットの記憶容量を持つようにされる。それ
故、約４Ｍビットの記憶容量を持つ縦型ＲＯＭを構成す
る場合、上記同様なメモリブロックが、合計で１６個設
けられるものである。

【００１２】上記共通データ線ＣＤは、センスアンプＳ
Ａの入力端子に接続される。センスアンプＳＡには、上
記メモリブロックの直列形態の記憶用ＭＯＳＦＥＴと同
様な記憶回路からなるダミーアレイＤＣによりそれぞれ
形成される基準電圧Ｖref を参照してそのセンス動作を
行う。すなわち、ダミーアレイＤＣは、ダミー記憶用Ｍ
ＯＳＦＥＴＱｍが全てエンハスメント型ＭＯＳＦＥＴに
より構成され、そのゲートには定常的に電源電圧Ｖccが
供給されることによって定常的にオン状態にされるもの
である。そして、その合成コンダクタンスが、メモリブ
ロックの直列形態の記憶用ＭＯＳＦＥＴの合成コンダク
タンスの約１／２に設定される。この実施例の縦型ＲＯ
Ｍはスタティック型回路として構成される。すなわち、
上記センスアンプＳＡは、読み出し電流源を持ち、共通
データ線ＣＤ及びデータ線並びに選択される直列記憶用
ＭＯＳＦＥＴＱｍを介して電流が流れるか否かを上記ダ
ミーアレイＤＣに流れる電流を参照してセンスすること
によって、その読み出し動作が行われる。この実施例で
は、ダミーアレイＤＣでの欠陥救済のために、特に制限
されないが、上記ダミーの記憶ＭＯＳＦＥＴが２組（×
２）用意されており、一方に欠陥が発生した場合にはそ
れに代わって他方が用いられる。セレクタＳＥＬは、上
記２組のダミー記憶ＭＯＳＦＥＴのうちの一方を選択信
号Ｓにより選択して、基準電圧Ｖｒとして差動型のセン
スアンプＳＡに伝える。

【００１３】この実施例では、特に制限されないが、メ
モリブロックＭＢ０において、それが非選択状態に置か
れることによってワード線Ｗ０ないしＷｍの電位が低下
してしまうことを防止するため、各ワード線Ｗ０ないし
Ｗｍと電源電圧Ｖccとの間に、プルアップ用のＭＯＳＦ
ＥＴＱ１０ないしＱ１２が設けられる。これらのＭＯＳ
ＦＥＴＱ１０ないしＱ１２をメモリブロックＭＢ０が非
選択状態のときにオン状態にするため、言い換えるなら
ば、メモリブロックＭＢ０が非選択状態のときにプルア
ップ動作を行うようにするため、上記デコーダ回路ＤＣ
Ｒ０の出力信号を受けるインバータ回路Ｎ１が設けられ
る。このインバータ回路Ｎ１の出力信号は上記ＭＯＳＦ
ＥＴＱ１０ないしＱ１２のゲートに伝えられる。

【００１４】他のメモリブロックＭＢ１においても同様
に、それが非選択状態に置かれることによってワード線
Ｗ０ないしＷｍの電位が低下してしまうことを防止する
ため、各ワード線Ｗ０ないしＷｍと電源電圧Ｖccとの間
に、プルアップ用のＭＯＳＦＥＴＱ１３ないしＱ１５が
設けられる。これらのＭＯＳＦＥＴＱ１３ないしＱ１５
は、上記デコーダ回路ＤＣＲ１の出力信号を受けるイン
バータ回路Ｎ２の出力信号によってスイッチ制御される
ことによって、メモリブロックＭＢ１が非選択状態のと
きに各ワード線Ｗ０ないしＷｍのプルアップ動作を行
う。

【００１５】この実施例の縦型ＲＯＭのアドレス選択動
作を次に説明する。プリデコーダＸＰＤＣＲは、図示し
ないロウ（Ｘ）系のアドレス信号を解読して、その選択
レベルをロウレベルとし、非選択レベルをハイレベルと
する。すなわち、上記のようにワード線Ｗ０〜Ｗｍが５
１２本からなる場合、上記５１２本のワード線に対して
選択された１つのワード線をロウレベルに、他の５１１
本のワード線をハイレベルにする。デコーダ回路ＤＣＲ
０等は、対応されたメモリブロックＭＢ０等の選択信号
を形成する。したがって、例えばデコーダ回路ＤＣＲ０
がその出力信号をハイレベルの選択レベルにすると、上
記プリデコーダ回路ＸＰＤＣＲにより形成されるワード
線選択信号がスイッチＭＯＳＦＥＴＱ７〜Ｑ９を介して
メモリブロックＭＢ０の各ワード線Ｗ０〜Ｗｍに伝えら
れる。それ故、メモリブロックＭＢ０における選択され
たワード線に結合される記憶ＭＯＳＦＥＴＱｍがディプ
レッション型なら直列回路に電流パスが形成され、エン
ハンスメント型なら電流パスが形成されない。このと
き、上記デコーダ回路ＤＣＲ０の選択レベルによって、
インバータ回路Ｎ１の出力信号がロウレベルになり、上
記プルアップ用ＭＯＳＦＥＴＱ１０〜Ｑ１２はオフ状態
にされる。

【００１６】上記メモリブロックＭＢ０の各直列回路
は、上記デコーダ回路ＤＣＲ０の選択レベルによってオ
ン状態にされるスイッチＭＯＳＦＥＴＱ１〜Ｑ３を介し
てデータ線Ｄ０〜Ｄｎに結合される。カラムデコーダＹ
ＤＣＲは、例えば、データ線Ｄ０〜Ｄｎが上記のように
上記５１２本からなる場合、５１２本のデータ線のうち
１つのデータ線を選択して共通データ線ＣＤに結合させ
る。これによって、１つの記憶ＭＯＳＦＥＴの記憶情報
の読み出しが行われる。

【００１７】選択される記憶ＭＯＳＦＥＴＱｍが上記エ
ンハンスメント型ＭＯＳＦＥＴの場合、その実質的な読
み出しは、ワード線のレベルが電源電圧Ｖccのようなハ
イレベル（非選択レベル）から回路の接地電位のような
ロウレベルに変化し、そのレベルがしきい値電圧Ｖth以
下に達したときに開始される。このとき、他のワード線
のレベルが非選択レベルであることが必要である。この
実施例では、このとき非選択状態に置かれるメモリブロ
ックＭＢ１にあっては、対応するデコーダ回路ＤＣＲ１
の出力信号が非選択レベルのロウレベルであるため、イ
ンバータ回路Ｎ２の出力信号がハイレベルになってプル
アップ用ＭＯＳＦＥＴＱ１６〜Ｑ１８がオン状態にされ
てる。これによって、非選択のメモリブロックＭＢ１等
にあっては全ワード線Ｗ０〜ｗｍがハイレベルの非選択
レベルにされている。

【００１８】したがって、上記メモリブロックＭＢ０に
あっても、それが非選択状態に置かれるとき、上記同様
に予め全ワード線Ｗ０〜Ｗｍがハイレベルの非選択レベ
ルにされていたため、プリデコーダ回路ＸＰＤＣＲは、
実質的に１つの選択されるワード線のレベルをハイレベ
ルからロウレベルに引き抜く動作を行うこととなる。上
記のようにスイッチＭＯＳＦＥＴ（Ｑ７〜Ｑ９のうち１
つのＭＯＳＦＥＴ）を介して信号の電圧を行う場合、そ
のゲートとソース間に電源電圧Ｖccのような駆動電圧
（振り込み電圧）がかかるため、上記スイッチＭＯＳＦ
ＥＴを大きなコンダクタンス特性のもとでオン状態にす
ることができる。これによって、ワード線の選択レベル
への立ち下がり、言い換えるならば、選択すべきワード
線における寄生容量に蓄えられた蓄積電荷の引き抜きを
高速に行うことができる。この結果、選択された記憶用
ＭＯＳＦＥＴＱｍの実質的な読み出し開始タイミングを
早くすることができるものである。

【００１９】このように、メモリブロックが非選択状態
にされるとき、プルアップ用ＭＯＳＦＥＴをオン状態に
して、全ワード線Ｗ０〜Ｗｍをハイレベルの非選択レベ
ルにさせることによって、それが選択状態にされたとき
の記憶用ＭＯＳＦＥＴＱｍの実質的な読み出し動作を早
くすることができる。メモリアクセスが行われるとき、
言い換えるならば、その読み出し動作が行われるとき５
１２本のワード線のうち１本をハイレベルからロウレベ
ルに引き抜くものであるため、回路の接地電位線に流れ
るピーク電流は微小なものとなる。それ故、回路の接地
電位線に発生するノイズを最小に抑えることができる。
これによって、上記直列回路に電流が流れるか否かをセ
ンスするセンスアンプＳＡの動作マージンを大きくする
ことができる。

【００２０】上記の縦型ＲＯＭにおいては、ダミー記憶
素子の一方に直流的な不良が発生した場合、切り替え信
号Ｓにより不良とされたダミー記憶素子に代わって冗長
用のダミー記憶素子が用いられる。これにより、ダミー
アレイＤＣでの欠陥救済を行うことができ、製品の歩留
りを高くすることができる。

【００２１】図２には、この発明に係る半導体記憶装置
の他の一実施例の要部回路図が示されている。この実施
例は、特に制限されないが、横型ＲＯＭ又はＥＰＲＯＭ
（イレーザブル＆プログラマブル・リード・オンリー・
メモリ）に向けられている。同図においては、図面の簡
素化のために各回路素子に付された回路記号が図１のも
のと一部重複しているが、それぞれは別個の回路機能を
持つものであると理解されたい。このことは、以下の図
面にいても同様である。

【００２２】同図には、代表として２つのワード線Ｗ
０，Ｗ１と、３つのデータ線Ｄ０，Ｄ１〜Ｄｎが例示的
に示され、それぞれの交点に記憶素子Ｍがマトリックス
状に配置される。上記データ線Ｄ０〜Ｄｎは、カラムス
イッチＣＷにより選択されたものの信号がセンスアンプ
ＳＡに伝えられる。記憶素子Ｍは、横型ＲＯＭの場合に
は、後述するようにゲート電極下のチャンネル領域への
選択的なイオン打ち込み技術より記憶ＭＯＳＦＥＴのし
きい値電圧を変化させるもの、あるいはゲート絶縁膜を
異ならせたり、ゲートあるいはドレインのワード線ある
いはデータ線への選択的な接続により記憶情報の書き込
みが行われるものである。また、ＥＰＲＯＭの場合に
は、ワード線に結合されたコントロールゲートの下にフ
ローティングゲートを設けて、ここにホットキャリアを
注入させて書き込みを行うスタックドゲート構造のもの
等が用いられる。

【００２３】上記のように選択された記憶素子の信号を
センスするために、特に制限されないが、２つのダミー
データ線ＤＤ０，ＤＤ１が設けられる。上記ワード線Ｗ
０，Ｗ１等は、これらのダミーデータ線ＤＤ０，ＤＤ１
とも交差するように延長され、そこにダミー記憶素子Ｄ
が設けられる。上記ダミーデータ線ＤＤ０とＤＤ１は、
セレクタを構成するスイッチＭＯＳＦＥＴＱ１とＱ２を
介してセンスアンプＳＡの基準電位側の入力端子に結合
される。

【００２４】この実施例では、上記２つのダミーデータ
線の良／不良を検出するために、ダミー記憶素子と等価
な抵抗値を持つ抵抗ＲＤが用意され、スイッチＭＯＳＦ
ＥＴＱ３を介してセンスアンプＳＡの基準電位側の入力
端子に選択的に接続される。選択制御回路ＳＬＣは、特
に制限されないが、最終的には後述するようなヒューズ
手段のようなプログラム素子を用いて、上記ダミーデー
タ線ＤＤ０又はＤＤ１のいずれかを選択する制御信号を
形成する。

【００２５】特に制限されないが、ダミーデータ線の良
／不良の検証は、次のようにして行われる。例えば、選
択制御回路ＳＥＬにより、信号ａを発生させてスイッチ
ＭＯＳＦＥＴＱ１をオン状態にし、ダミーデータ線ＤＤ
０を用いて、メモリアレイの記憶素子Ｍの読み出しを行
う。このとき、読み出し信号に不良が発生したなら、選
択制御回路ＳＬＣにより、信号ａに代えてｃを発生させ
てスイッチＭＯＳＦＥＴＱ１に代えてスイッチＭＯＳＦ
ＥＴＱ３をオン状態にする。これより、再度読み出し動
作を行い、読み出し信号が期待値と不一致ならばそれは
メモリアレイ側の不良と判定する。このとき、メモリア
レイ側に冗長回路が設けられていれば、そのデータ線あ
るいはワード線を予備のワード線又はデータ線に切り替
える。これに対して、上記のスイッチＭＯＳＦＥＴＱ１
からＱ３への切り替えにより、読み出し不良が解消され
たなら、それはダミーデータ線ＤＤ０の不良と判定し、
予備のダミーデータ線ＤＤ１に切り替えるようにするも
のである。すなわち、選択制御回路ＳＬＣは、信号ｂを
発生させてスイッチＭＯＳＦＥＴＱ２をオン状態にして
ダミーデータ線ＤＤ１をセンスアンプＳＡの基準電位側
の入力端子に接続させるものである。

【００２６】上記ダミー記憶素子と等価な抵抗素子ＤＲ
は省略してもよい。すなわち、スイッチＭＯＳＦＥＴＱ
１をオン状態して記憶素子の読み出しを行っているとき
に、不良が発生したなら、スイッチＭＯＳＦＥＴＱ１に
代えてＭＯＳＦＥＴＱ２をオン状態にし、同じ記憶素子
の読み出し動作を行って不良が解消しないなら、それは
メモリセル側の不良と判定し、不良が解消したならダミ
ーデータ線ＤＤ０の不良と判定とすることができる。な
お、この場合には、ダミーデータ線ＤＤ０とＤＤ１に不
良があったときには、メモリアレイ側の不良と誤って判
定されるが、このときは予備のデータ線に切り替えたと
しても不良が救済されないから結局は不良品として廃棄
されるので問題ない。ただし、最終的に不良と判定され
るまでに時間がかかるという問題が残る。この点、上記
のようなダミー記憶素子と等価な抵抗ＤＲを設けておれ
ば、ダミーデータ線側の不良を短時間で判定することが
できる。

【００２７】図３には、上記選択制御回路の具体的回路
を含む一実施例の具体的回路図が示されている。選択制
御回路として、ヒューズ手段によりスイッチの切り替え
を行うようにすると、一旦切断してしまうともとに戻す
ことができないという問題が生じる。また、ヒューズ回
路の簡素化のために切断をレーザー光線を用いて行う場
合には、一旦読み出し試験を中断してヒューズ切断工程
の後に再び読み出し試験を行わなければならなく、製造
工程及びそれに伴う製品管理が複雑になる。

【００２８】この実施例は、プロービング工程での一時
的なセレクタの切り替えを可能にして、効率のよい読み
出し試験を行うようにするものである。図３において、
ダミーデータ線ＤＤ０とＤＤ１と、ダミー記憶素子と等
価なＭＯＳＦＥＴＱ３が用意されている。このＭＯＳＦ
ＥＴＱ３は、上記図２におけるスイッチＭＯＳＦＥＴＱ
３と抵抗ＤＲの機能を合わせ持つものである。すなわ
ち、ＭＯＳＦＥＴＱ３がオン状態にされたとき、抵抗Ｒ
Ｄと等価なオン抵抗値を持つようにされる。このＭＯＳ
ＦＥＴＱ３のゲートには、選択信号ＲＳを受けるインバ
ータ回路Ｎ１の出力信号が供給される。

【００２９】ダミーデータ線ＤＤ０とＤＤ１をそれぞれ
選択するスイッチＭＯＳＦＥＴＱ１とＱ２のゲートに
は、アンド（ＡＮＤ）ゲート回路Ｇ２とＧ３の出力信号
が供給される。これらのアンドゲート回路Ｇ１とＧ２の
一方の入力には、選択信号ＲＳが供給される。これによ
り、選択信号ＲＳをロウレベル（論理０）にすると、ア
ンドゲート回路Ｇ２，Ｇ３の出力信号がロウレベルにな
って、スイッチＭＯＳＦＥＴＱ２とＱ３をオフ状態にさ
せるとともに、スイッチＭＯＳＦＥＴＱ３がオン状態に
なって、それにより形成された基準電圧をセンスアンプ
ＳＡの基準電位側に伝える。すなわち、記憶素子の読み
出し不良が発生したなら、選択信号ＲＳをロウレベルに
するれば、ダミーデータ線ＤＤ０又はＤＤ１に代えてそ
れとダミー記憶素子と等価なＭＯＳＦＥＴＱ３が選ばれ
て、ダミーデータ線側かメモリアレイ側の不良かを判定
することができる。

【００３０】上記ダミーデータ線ＤＤ０とＤＤ１との選
択は、次の回路により決定される。ヒューズ手段ＦはＰ
チャンネル型ＭＯＳＦＥＴＱ４とＮチャンネル型ＭＯＳ
ＦＥＴＱ５と直列接続される。これらのＭＯＳＦＥＴＱ
４とＱ５のゲートには、チップ選択信号ＣＥが供給され
る。上記ＭＯＳＦＥＴＱ４とＱ５には、特に制限されな
いが、電圧保持用のキャパシタが設けられる。このキャ
パシタは、インバータ回路Ｎ２の入力容量や配線容量を
利用するものであってもよい。上記ヒューズ手段Ｆとキ
ャパシタとの接続点の電位は、インバータ回路Ｎ２によ
り増幅されて出力される。この増幅出力信号は、その入
力と回路の接地電位点との間に設けられたＭＯＳＦＥＴ
Ｑ６のゲートに帰還されることにより、入力信号のロウ
レベルに対してラッチ動作を行うようにされる。

【００３１】ヒューズ手段Ｆが切断されない状態では、
その出力信号はハイレベルに維持される。それ故、イン
バータ回路Ｎ２を通してロウレベルの出力信号が形成さ
れる。このようにロウレベルの出力信号が形成されると
きには、帰還用のＭＯＳＦＥＴＱ６はオフ状態に維持さ
れている。これに対して、ヒューズ手段Ｆが切断されて
いると、メモリが選択状態にされるときチップ選択信号
ＣＥがそれに同期して変化する。この信号ＣＥのレベル
変化の途中において、Ｐチャンネル型ＭＯＳＦＥＴＱ４
とＮチャンネル型ＭＯＳＦＥＴＱ５が同時にオン状態に
なり、回路の接地電位に貫通電流を流すようにする。こ
の結果、仮にキャパシタが電荷を保持するものであって
も、上記貫通電流によりロウレベルに引き抜かれるので
インバータ回路Ｎ２はハイレベルの出力信号を形成す
る。このハイレベルの出力信号を受けてＭＯＳＦＥＴＱ
６がオン状態となり、インバータ回路Ｎ２の入力レベル
を回路の接地電位のようなロウレベルに固定する。この
ようにヒューズ手段Ｆの切断の有無により形成された制
御信号は、ノア（ＮＯＲ）ゲート回路Ｇ１の一方の入力
に供給される。

【００３２】この実施例では、上記のヒューズ手段Ｆを
切断することなく、ダミーデータ線ＤＤ０からＤＤ１へ
の一時的な切り替えを可能にするため、次の回路が設け
られる。プローブから制御電圧が与えられるパッドＰＡ
Ｄに対して、上記のようなＰチャンネル型ＭＯＳＦＥＴ
Ｑ７とＮチャンネル型ＭＯＳＦＥＴＱ８からなる直列回
路を設け、これらのＭＯＳＦＥＴＱ７とＱ８のゲートに
チップ選択信号ＣＥを供給する。パッドＰＡＤと回路の
接地電位との間には、上記同様なキャパシタを設ける。
このパッドＰＡＤの電圧を受けるインバータ回路Ｎ３を
設け、その出力信号によって制御される帰還ＭＯＳＦＥ
ＴＱ９を入力端子と回路の接地電位点との間に設ける。
このラッチ回路の出力信号は、インバータ回路Ｎ４を通
して出力し、上記ノアゲート回路Ｇ１の他方の入力に供
給する。ノアゲート回路Ｇ１の出力は、一方においてそ
のままダミーデータ線ＤＤ０に対応したスイッチＭＯＳ
ＦＥＴＱ１を選択するアンドゲート回路Ｇ２に供給し、
他方においてインバータ回路Ｎ５により反転させてダミ
ーデータ線ＤＤ１に対応したスイッチＭＯＳＦＥＴＱ２
を選択するアンドゲート回路Ｇ３に供給する。

【００３３】ダミーデータ線の良／不良の検証は、次の
ようにして行われる。例えば、信号ＲＳをハイレベルの
状態にすると、ヒューズ手段Ｆが切断されていないから
インバータ回路Ｎ２の出力信号がロウレベルとなる。ま
た、パッドＰＡＤにプローブからロウレベルの信号を供
給すると、それに応じてインバータ回路Ｎ４の出力信号
もロウレベルになる。この結果、ノアゲート回路Ｇ１の
出力信号がハイレベルとなり、アンドゲート回路Ｇ２の
出力信号がハイレベルとなってスイッチＭＯＳＦＥＴＱ
１をオン状態にして、ダミーデータ線ＤＤ０を用いたメ
モリアレイの読み出し試験が行われる。この状態で、読
み出し信号に不良が発生したなら、信号ＲＳをロウレベ
ルにする。すると、上記のようにスイッチＭＯＳＦＥＴ
Ｑ１がオフ状態となり、代わってＭＯＳＦＥＴＱ３がオ
ン状態となり、このＭＯＳＦＥＴＱ３のオン抵抗値によ
り形成される基準信号により、再度読み出し動作を行
い、読み出し信号が期待値と不一致ならばそれはメモリ
アレイ側の不良と判定する。そして、信号ＲＳをハイレ
ベルに戻してパッドＰＡＤからハイレベルの信号を供給
する。すると、インバータ回路Ｎ４の出力信号がハイレ
ベルとなり、ノアゲート回路Ｇ１の出力信号がロウレベ
ルにされる。これにより、アンドゲート回路Ｇ２に代わ
ってアンドゲート回路Ｇ３の出力信号がハイレベルとな
り、スイッチＭＯＳＦＥＴＱ２がオン状態にされる。す
なわち、不良と判定されたダミーデータ線ＤＤ０に代わ
って予備のダミーデータ線ＤＤ１を用いて読み出し動作
が行われる。

【００３４】上記予備のダミーデータ線ＤＤ１を用い
て、メモリアレイの読み出しが終了したなら、その結果
に基づいてメモリアレイ側の不良データ線が予備のデー
タ線に切り替えられ、それと同じ工程により上記ヒュー
ズ手段Ｆの切断が行われてダミーデータ線ＤＤ１に固定
的に切り替えられる。これにより、試験の途中で予備の
ダミーデータ線に切り替えて再び読み出し試験を行うと
いう手間を省くことができるものとなる。もしも、予備
のダミーデータ線ＤＤ１において、不良が発生したなら
その時点でその記憶装置は救済不能と判定される。

【００３５】なお、通常の動作状態では、パッドはフロ
ーティング状態に置かれる。しかし、パッドＰＡＤやキ
ャパシタに中間電位が発生しても、メモリアクセスの毎
に信号ＣＥの変化時にＭＯＳＦＥＴＱ７とＱ８による貫
通電流によりロウレベルに引き抜かれ、インバータ回路
Ｎ３のロジックスレッショルド電位以下になると出力信
号がハイレベルとなり、入力電位を接地電位に固定する
ＭＯＳＦＥＴＱ９をオン状態にし、以後電源が供給され
た状態ではロウレベルの出力信号が形成される。このと
きには、ヒューズ手段Ｆの切断の有無に対応して、アン
ドゲート回路Ｇ２又はＧ３の出力信号がハイレベルにな
ってダミーデータ線ＤＤ０又はＤＤ１の選択が行われ
る。

【００３６】図４には、この発明が適用された横型ＲＯ
Ｍの要部一実施例の回路図が示されている。この実施例
のＲＯＭは、特に制限されないが、公知のＣＭＯＳ回路
の製造技術によって、単結晶シリコンのような１個の半
導体基板上において形成される。特に制限されないが、
集積回路は、単結晶Ｐ型シリコンからなる半導体基板に
形成される。ＮチャンネルＭＯＳＦＥＴは、かかる半導
体基板表面に形成されたソース領域、ドレイン領域及び
ソース領域とドレイン領域との間の半導体基板（チャン
ネル領域）表面に薄い厚さのゲート絶縁膜を介して形成
されたポリシリコンからなるようなゲート電極から構成
される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基板
表面に形成されたＮ型ウェル領域に形成される。これに
よって、半導体基板は、その上に形成された複数のＮチ
ャンネルＭＯＳＦＥＴの共通の基板ゲートを構成する。
Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭ
ＯＳＦＥＴの基板ゲートを構成する。

【００３７】メモリアレイＭ−ＡＲＹは、例示的に示さ
れている横方向に配置された複数のワード線Ｗ０〜Ｗｎ
と、縦方向に配置された複数のデータ線（ビット線又は
ディジット線）Ｄ００〜Ｄ０１等との交叉点に記憶用Ｍ
ＯＳＦＥＴＱｍが形成される。この実施例では、記憶素
子の高密度化と読み出し動作時の低消費電力化のため
に、一対のデータ線Ｄ００，Ｄ１０との間に、それらと
平行に延長される共通ソース線ＣＳ０が設けられる。共
通ソース線ＣＳ０は、それに対応された上記一対のデー
タ線Ｄ００，Ｄ１０に、そのドレインが接続された記憶
用ＭＯＳＦＥＴＱｍのソースがそれぞれ共通接続され
る。また、上記データ線Ｄ１０は、隣りの共通ソース線
ＣＳ１に、そのソースが結合された記憶用ＭＯＳＦＥＴ
のドレインが共通に接続される。上記共通ソース線ＣＳ
１に対応された他の記憶用ＭＯＳＦＥＴのドレインは、
データ線Ｄ０１に接続される。このデータ線Ｄ１０に
は、その隣りに設けられた共通ソース線ＣＳ２に、その
ソースが結合された記憶用ＭＯＳＦＥＴのドレインが共
通に結合される。このように、データ線と共通ソース線
は交互に配置され、端部のデータ線Ｄ００を除いて、異
なるＹアドレスが割り当てられた記憶用ＭＯＳＦＥＴの
ドレインに共通に接続される。

【００３８】データ線Ｄ００は、Ｙゲート（カラムスイ
ッチ）を構成するＭＯＳＦＥＴＱ１１を介して共通デー
タ線ＣＤ０に結合される。それに対応された共通ソース
線ＣＳ０は、スイッチＭＯＳＦＥＴＱ１２を介して回路
の接地電位点に結合される。また、上記共通ソース線Ｃ
Ｓ０に対応された他のデータ線Ｄ１０は、Ｙゲートを構
成するＭＯＳＦＥＴＱ１３を介して共通データ線ＣＤ１
に結合される。これらのスイッチＭＯＳＦＥＴＱ１１〜
Ｑ１２のゲートには、後述するＹデコーダ回路ＹＤＣＲ
により形成される選択信号Ｙ０が共通に供給される。

【００３９】上記データ線Ｄ１０は、また他のＹアドレ
ス（Ｙ２）が割り当てられたＹゲートを構成するＭＯＳ
ＦＥＴＱ１４を介して共通データ線ＣＤ１に結合され
る。上記データ線Ｄ１０の右隣りに配置された共通ソー
ス線ＣＳ１は、スイッチＭＯＳＦＥＴＱ１５を介して回
路の接地電位点に結合される。この共通ソース線ＣＳ１
の右隣りに配置されたデータ線Ｄ０１は、Ｙゲートを構
成するＭＯＳＦＥＴＱ１６を介して共通データ線ＣＤ０
に結合される。これらのＭＯＳＦＥＴＱ１４〜Ｑ１６の
ゲートには、上記Ｙデコーダ回路ＹＤＣＲにより形成さ
れる選択信号Ｙ１が供給される。以下、同様なパターン
の繰り返しにより、データ線、共通データ線及びスイッ
チＭＯＳＦＥＴが形成される。

【００４０】同じ行に配置された記憶用ＭＯＳＦＥＴの
ゲートは、それに対応されたワード線Ｗ０〜Ｗｎにそれ
ぞれ結合される。ワード線Ｗ０〜Ｗｎは、それぞれ後述
するＸデコーダ回路ＸＤＣＲにより形成された選択信号
が供給される。この実施例では、上記データ線Ｄ００な
いしＤ０１及び共通ソース線ＣＳ０ないしＣＳ２等と、
特に制限されないが、電源電圧Ｖccとの間には、ディプ
レッション型ＭＯＳＦＥＴＱ１ないしＱ７が設けられ
る。上記データ線Ｄ００ないしＤ０１に対応されたディ
プレッション型ＭＯＳＦＥＴＱ１，Ｑ３、Ｑ５、Ｑ７等
は、バイアス電圧を供給するとともに、その負荷手段と
して作用し、共通ソース線ＣＳ０ないしＣＳ２に対応さ
れたディプレッション型ＭＯＳＦＥＴＱ２、Ｑ４、Ｑ６
等は、共通ソース線を非選択レベルにするバイアス電圧
を供給するＭＯＳＦＥＴとして作用する。

【００４１】同じ行に配置された記憶用ＭＯＳＦＥＴの
ゲートは、それに対応されたワード線Ｗ０〜Ｗｎにそれ
ぞれ結合される。ワード線Ｗ０〜Ｗｎは、それぞれ後述
するＸデコーダ回路ＸＤＣＲにより形成された選択信号
が供給される。この実施例では、上記データ線Ｄ００な
いしＤ０１及び共通ソース線ＣＳ０ないしＣＳ２等と、
特に制限されないが、電源電圧Ｖccとの間には、ディプ
レッション型ＭＯＳＦＥＴＱ１ないしＱ７が設けられ
る。上記データ線Ｄ００ないしＤ０１に対応されたディ
プレッション型ＭＯＳＦＥＴＱ１，Ｑ３、Ｑ５、Ｑ７等
は、バイアス電圧を供給するとともに、その負荷手段と
して作用し、共通ソース線ＣＳ０ないしＣＳ２に対応さ
れたディプレッション型ＭＯＳＦＥＴＱ２、Ｑ４、Ｑ６
等は、共通ソース線を非選択レベルにするバイアス電圧
を供給するＭＯＳＦＥＴとして作用する。

【００４２】例えば、Ｙデコーダ回路ＹＤＣＲにより、
選択信号Ｙ１が形成されたとき、スイッチＭＯＳＦＥＴ
Ｑ１４ないしＱ１６がオン状態にされることによって、
データ線Ｄ１０，Ｄ０１及び共通ソース線ＣＳ１が選択
される。この場合には上記データ線Ｄ１０，Ｄ０１と共
通ソース線ＣＳ１との間にそれぞれ配置される記憶用Ｍ
ＯＳＦＥＴのみが選択状態にされなければならない。し
かし、共通ソース線ＣＳ０やＣＳ２の電位が回路の接地
電位のようなロウレベルにされていると、上記データ線
Ｄ１０と共通ソース線ＣＳ０及びデータ線Ｄ０１と共通
ソース線ＣＳ２との間に配置される記憶用ＭＯＳＦＥＴ
の記憶情報も上記データ線Ｄ１０及びＤ０１に現れてし
まう。そこで、上述のように共通ソース線にも上記ディ
プレッション型ＭＯＳＦＥＴＱ２，Ｑ４，Ｑ６等を設け
ることによって、上記選択された共通ソース線ＣＳ０の
みをスイッチＭＯＳＦＥＴＱ１５により回路の接地電位
を与え、上記非選択の共通ソース線ＣＳ０とＣＳ２の電
位をデータ線のバイアス電位に等しくさせることによっ
て、データ線Ｄ１０，Ｄ０１と共通ソース線ＣＳ０とＣ
Ｓ２との間に配置される記憶用ＭＯＳＦＥＴの記憶情報
に無関係にオフ状態にさせるものである。

【００４３】上記構成のメモリアレイＭ−ＡＲＹのアド
レッシングは、次の各回路ブロックにより行われる。外
部端子から供給された複数ビットからなるＸアドレス信
号ＡＸは、ＸアドレスバッファＸＡＤＢに供給され、外
部端子から供給されたアドレス信号と同相の内部アドレ
ス信号と、逆相の内部アドレス信号からなる相補アドレ
ス信号を形成する。これらの相補アドレス信号は、Ｘデ
コーダＸＤＣＲにより解読され、このＸデコーダＸＤＣ
Ｒにより１本のワード線の選択信号が形成される。この
実施例では、上記ＸアドレスバッファＸＡＤＢとＸデコ
ーダＸＤＣＲを合わせてＸＡＤＢ・ＤＣＲのように表し
ている。外部端子から供給された複数ビットからなるＹ
アドレス信号ＡＹは、ＹアドレスバッファＹＡＤＢに供
給され、外部端子から供給されたアドレス信号と同相の
内部アドレス信号と、逆相の内部アドレス信号からなる
相補アドレス信号を形成する。これらの相補アドレス信
号は、ＹデコーダＹＤＣＲにより解読され、このＹデコ
ーダＹＤＣＲにより２本のデータ線の選択信号が形成さ
れる。この実施例では、上記ＹアドレスバッファＹＡＤ
ＢとＹデコーダＹＤＣＲを合わせてＹＡＤＢ・ＤＣＲの
ように表している。

【００４４】読み出し動作において、非選択のデータ線
に隣接して配置される共通ソース線は、両者が共にＹデ
コーダＹＤＣＲの出力信号が共にロウレベルにされるた
め、各スイッチＭＯＳＦＥＴが共にオフ状態にされる。
このため、１本のワード線に多数の記憶用ＭＯＳＦＥＴ
が結合されているにもかかわらず、データ線が選択され
た記憶用ＭＯＳＦＥＴにしかその記憶情報に従った電流
しか流れないため、低消費電力化を図ることができる。
また、共通ソース線のＹアドレスに従った選択動作によ
り、データ線に異なるＹアドレスが割り当てられた記憶
用ＭＯＳＦＥＴが結合できるから、記憶用ＭＯＳＦＥＴ
を高密度で配置することができる。

【００４５】この実施例では、上記小さなしきい値電圧
差しか持たない記憶用ＭＯＳＦＥＴからの読み出し信号
を精度良く識別するめに、次のダミーセルが設けられ
る。特に制限されないが、各ワード線Ｗ０〜Ｗｎにその
ゲートがそれぞれ結合された例えば２個のダミーＭＯＳ
ＦＥＴＱｄ，Ｑｄ’が並列形態に設けられる。これらの
ＭＯＳＦＥＴＱｄ，Ｑｄ’は、ダミーデータ線ＤＤを挟
んで配置された一対の共通ソース線ＣＳとの間にそれぞ
れ配置されることによって並列形態にされる。上記一方
のダミーＭＯＳＦＥＴＱｄは、上記比較的低いしきい値
電圧を持つ記憶用ＭＯＳＦＥＴと同じく形成される。他
方のダミーＭＯＳＦＥＴＱｄ’は、上記比較的高いしき
い値電圧を持つ記憶用ＭＯＳＦＥＴと同じく形成され
る。この高いしきい値電圧を持つようにされたダミーＭ
ＯＳＦＥＴＱｄ’は、ワード線の選択レベル（約２Ｖ程
度）に対してオフ状態にされるべき記憶用ＭＯＳＦＥＴ
に生じるリーク電流によるハイレベルの落ち込みを補償
するために設けられる。

【００４６】同図において、上記ダミーＭＯＳＦＥＴＱ
ｄ，Ｑｄ’が設けられるダミーデータ線ＤＤは１本が代
表として例示的に示されているが、同様なダミーデータ
線が少なくとも１本予備として設けられる。これらのダ
ミーデータ線は、ダミーのカラムスイッチを構成するス
イッチＭＯＳＦＥＴＱ２０を介して前記同様なセレクタ
ＳＥＬにより選択されたものが、後述するプリアンプ
（電流ミラー型センスアンプ）ＤＰＡの入力端子に接続
される。選択されりダミーデータ線の信号は、プリアン
プＤＰＡで電流増幅され、差動アンプＡ０，Ａ１の基準
入力端子（−）に供給される。共通ソース線ＣＳは、ス
イッチＭＯＳＦＥＴＱ１９，Ｑ２１を介して回路の接地
電位点に結合される。上記スイッチＭＯＳＦＥＴＱ１９
〜Ｑ２１のゲートには、特に制限されないが、Ｙデコー
ダ回路ＹＤＣＲにより形成される選択信号ＹＤが供給さ
れる。

【００４７】この実施例のセンスアンプは、電流ミラー
回路からなる電流増幅回路（プリアンプ）ＰＡ０，ＰＡ
１と、その出力信号を受ける差動アンプＡ０，Ａ１から
なる。同図では、プリアンプＰＡ０の具体的回路が代表
として例示的に示されており、次の各回路素子により構
成される。共通データ線ＣＤ０は、そのゲートが回路の
接地電位に結合されたディプレッション型ＭＯＳＦＥＴ
Ｑ２３を介してダイオード形態のＰチャンネルＭＯＳＦ
ＥＴＱ２２のドレインに結合される。これにより、選択
されたデータ線には、上記ＭＯＳＦＥＴＱ２２とＱ２３
及び共通データ線ＣＤ０並びにＹゲートを構成するスイ
ッチＭＯＳＦＥＴを介して読み出し電流が供給される。
この場合、上記ディプレッション型ＭＯＳＦＥＴＱ１等
のしいき値電圧により、選択されたデータ線には、その
しきい値電圧に応じたバイアス電圧が与えられるもので
ある。共通データ線ＣＤ０（ＣＤ１）にも上記ディプレ
ッション型ＭＯＳＦＥＴＱ２３のしきい値電圧に応じた
バイアス電圧が与えられる。上記メモリアレイＭ−ＡＲ
Ｙのデータ線及び共通ソース線に設けられたディプレッ
ション型ＭＯＳＦＥＴＱ１ないしＱ７等と、プリアンプ
ＰＡ０を構成するディプレッション型ＭＯＳＦＥＴＱ２
３とを同じ製造条件により形成することによって、上記
データ線と共通データ線（プリアンプＰＡ０の入力端
子）の両電位を等しく設定することができる。

【００４８】これにより、記憶用ＭＯＳＦＥＴＱｍの読
み出し動作において、上記プリアンプＰＡ０を構成する
ＭＯＳＦＥＴＱ２３とＱ２２を介して流れる電流は、ワ
ード線とデータ線の選択動作に従って選択された記憶用
ＭＯＳＦＥＴＱｍに流れる電流となって高速読み出し動
作を実現できる。すなわち、データ線には、多数の記憶
用ＭＯＳＦＥＴが結合されることによって比較的大きな
容量値を持つ寄生容量を持つにもかかわらず、上記両バ
イアス電圧を等しくさせることによって、差動アンプＡ
０により検出される電流を上記記憶用ＭＯＳＦＥＴＱｍ
に流れる電流とすることができるから上記寄生容量を実
質的に無視することができる。

【００４９】上記ＭＯＳＦＥＴＱ２２には、電流ミラー
形態にされたＰチャンネルＭＯＳＦＥＴＱ２４が設けら
れる。このＭＯＳＦＥＴＱ２４は、ＭＯＳＦＥＴＱ２２
に比べて、そのサイズが大きく設定されることによっ
て、そのサイズ比に従った読み出し増幅電流を形成す
る。上記ＭＯＳＦＥＴＱ２４のドレインから得られる増
幅電流は、差動アンプＳ０の入力端子（＋）に供給され
る。ＭＯＳＦＥＴＱ２４のドレインと回路の接地電位と
の間にダイオード形態に接続されたＮチャンネルＭＯＳ
ＦＥＴＱ２９が接続される。これにより、プリアンプＰ
Ａ０のスタティック動作が可能となる。スタティック回
路の負荷手段は、ＭＯＳＦＥＴＱ２９の他に抵抗素子あ
るいは他の接続形態とされた複数のＭＯＳＦＥＴを用い
てもよい。

【００５０】この実施例では、選択された情報記憶用Ｍ
ＯＳＦＥＴＱｍがオフ状態のとき、上記ＭＯＳＦＥＴＱ
２２のドレイン電圧の立ち上がり、言い換えるならば、
ＭＯＳＦＥＴＱ２２のオフ状態への切り換えを高速に行
うため、次の回路素子が付加される。抵抗Ｒは、電源電
圧Ｖccに対して抵抗値が大きく設定されることによって
定電流２ｉを形成する。この電流２ｉは、特に制限され
ないが、上記のようにゲートが回路の接地電位に結合さ
れたＭＯＳＦＥＴＱ２７とＱ２８とによって分流され、
ＭＯＳＦＥＴＱ２７とＱ２８の素子サイズを等しく設定
されることによって、半分の電流ｉがそれぞれのＭＯＳ
ＦＥＴＱ２７とＱ２８に流れるようにされる。上記ＭＯ
ＳＦＥＴＱ２７を通して流れる電流ｉは、ダイオード形
態にされたＰチャンネルＭＯＳＦＥＴＱ２５に流れるよ
うにされる。上記抵抗Ｒの抵抗値を上記のように比較的
大きく設定することによって、ＭＯＳＦＥＴＱ２５は、
そのしきい値電圧近傍で動作させられる。このＭＯＳＦ
ＥＴＱ２５に対して電流ミラー形態にされた同じ素子サ
イズからなるＰチャンネルＭＯＳＦＥＴＱ２６が設けら
れる。このＭＯＳＦＥＴＱ２６は、上記のようにＭＯＳ
ＦＥＴＱ２５がしきい値電圧近傍で動作させられること
から、飽和領域で動作させられる。このＭＯＳＦＥＴＱ
２６のドレインは、上記ＭＯＳＦＥＴＱ２２の共通化さ
れたゲート，ドレイン（ノードＮ１）に接続される。上
記ＭＯＳＦＥＴＱ２８のドレインも、上記ノードＮ１に
結合される。

【００５１】これによって、上記ＭＯＳＦＥＴＱ２７を
通して流れる電流ｉは、電流ミラー形態のＭＯＳＦＥＴ
Ｑ２５、Ｑ２６を介してＭＯＳＦＥＴＱ２８のドレイン
に供給されることになる。このような電流経路を設けて
も、その電流ｉはＭＯＳＦＥＴＱ２２のソース、ドレイ
ン間には流れない。したがって、読み出し電流増幅の電
流ミラー回路（ＭＯＳＦＥＴＱ２２とＱ２４）には、上
記電流ｉの成分が現れないから、正確な読み出し電流の
増幅作用が行われる。上記増幅電流が供給される差動ア
ンプＳ０の入力端子（＋）には、図示しない電流／電圧
変換用の抵抗素子が設けられている。差動アンプＡ０の
反転入力端子（−）には、上記同様なプリアンプＤＰＡ
を介してセレクタＳＥＬにより選択されたダミーデータ
線ＤＤから得られる基準信号が供給される。また、他方
の共通データ線ＣＤ１に対しても、上記同様なプリアン
プＰＡ１と差動増幅回路Ａ１からなるセンスアンプが設
けられる。

【００５２】上記メモリアレイＭ−ＡＲＹにおける記憶
用ＭＯＳＦＥＴＱｍは、特に制限されないが、イオン打
ち込み法による書き込みが行われる。このようなイオン
打ち込み技術による書き込み工程は、半導体ウェハ上に
形成される半導体集積回路のほゞ最終工程、例えば、ア
ルミニュウムからなるデータ線形成後のメモリセルであ
るＭＯＳＦＥＴのゲート電極を通してのイオン打ち込み
工程により実施されるものである。このようにすること
によって、それ以前の工程が書き込み情報に無関係に共
通化できるため製造工程の合理化を実現できるものであ
る。このような横型ＲＯＭにおていも、プロセスバラツ
キによるセンスアンプＳＡの入力レベルの補正を行うた
めに、前記同様な電圧補正回路ＴＭＣが設けられる。こ
れにより、プロセスバラツキの補正した高速で安定した
読み出し動作を実現することができる。

【００５３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 記憶素子がマトリックス配置されてなるメモリ
アレイからの読み出しを、基準電圧を形成するダミー記
憶素子が結合された複数のダミーデータ線を用意し、セ
レクタにより複数のダミーデータ線の中から不良が存在
しない１つのダミーデータ線を選択して差動型のセンス
アンプに供給して記憶情報のセンスを行うようにするこ
とより、ダミーデータ線に不良があった場合には、セレ
クタにより予備のデータ線に切り替えることによりその
救済を行うことができるから製品歩留りを高くできると
いう効果が得られる。 （２） 上記ダミーデータ線に設けれらるダミー記憶素
子と等価な抵抗回路を設けておいて、それによりセンス
アンプの基準電位を形成することにより、ダミーデータ
線の良／不良を簡単に判定することができるという効果
が得られる。 （３） プロービング時に供給される制御信号により、
一時的にダミーデータ線の切り替えを行うようにするこ
とにより、読み出し試験を終了後に不良があったダミー
データ線の切り替えを不良データ線の予備データ線への
切り替えと同時に行うことができ、効率的な試験及び欠
陥救済を行うことができるという効果が得られる。

【００５４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、記憶
素子としては、上記のような縦型ＲＯＭあるいは横型Ｒ
ＯＭやＥＰＲＯＭの他、電気的な消去も可能にしたＥＥ
ＰＲＯＭを構成するもの等種々の実施形態を採ることが
できるものである。また、そのアドレス選択方式やメモ
リアレイの構成及び読み出し方式は種々の実施形態を採
ることができる。そして、予備のダミーデータ線の数
は、２本以上設ける構成としてもよい。ダミーデータ線
への切り替えは、ヒューズ手段を用いるもの他、ワイヤ
ーボンディングにより行うもの、あるいは電気的に書き
込み可能な記憶素子を用いるもの等種々の実施形態を採
ることかできる。この発明は、上記のような差動型のセ
ンスアンプを用いる半導体記憶装置に広く利用できるも
のである。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、記憶素子がマトリックス配
置されてなるメモリアレイからの読み出しを、基準電圧
を形成するダミー記憶素子が結合された複数のダミーデ
ータ線を用意し、セレクタにより複数のダミーデータ線
の中から不良が存在しない１つのダミーデータ線を選択
して差動型のセンスアンプに供給して記憶情報のセンス
を行うようにすることより、ダミーデータ線に不良があ
った場合には、セレクタにより予備のデータ線に切り替
えることによりその救済を行うことができるから製品歩
留りを高くできる。

【図面の簡単な説明】

【図１】この発明が適用された縦型ＲＯＭの一実施例を
示す要部回路図である。

【図２】この発明に係る半導体記憶装置の他の一実施例
を示す要部回路図である。

【図３】この発明に係る半導体記憶装置における選択制
御回路を含む一実施例の具体的回路図である。

【図４】この発明が適用された横型ＲＯＭの一実施例を
示す要部回路図である。

【符号の説明】

Ｗ０〜Ｗｎ…ワード線、Ｄ０〜Ｄｎ…データ線、ＤＤ
０，ＤＤ１…ダミーデータ線、ＭＢ０，ＭＢ１…メモリ
ブロック、ＸＰＤＣＲ…プリデコーダ回路、ＤＣＲ０，
ＤＣＲ１…デコーダ回路、ＹＤＣＲ…カラムデコーダ回
路、ＳＡ…差動型センスアンプ、ＳＥＬ…セレクタ、Ｓ
ＬＣ…選択制御回路、ＣＷ…カラムスイッチ、ＤＲ…抵
抗、ＰＡＤ…パッド、Ｆ…ヒューズ手段、Ｇ１…ノアゲ
ート回路、Ｇ２，Ｇ３…アンドゲート回路、Ｎ１〜Ｎ５
…インバータ回路、Ｍ−ＡＲＹ…メモリアレイ、ＸＡＤ
Ｂ・ＤＣＲ…Ｘアドレスバッファ・デコーダ、ＹＡＤＢ
・ＤＣＲ…Ｙアドレスバッファ・デコーダ、ＰＡ０，Ｐ
Ａ１，ＤＰＡ…プリアンプ、Ａ０，Ａ１…差動アンプ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古野 毅 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 記憶素子がマトリックス配置されてなる
   メモリアレイと、上記記憶素子の読み出し基準電圧を形
   成するダミー記憶素子が結合された複数のダミーデータ
   線と、上記複数のダミーデータ線の中から不良が存在し
   ない１つのダミーデータ線を選択するセレクタと、上記
   メモリアレイの中の選択された記憶素子の記憶情報をセ
   レクタを介して選択されたダミーデータ線の基準電圧を
   参照してセンスする差動型のセンスアンプとを含むこと
   を特徴とする半導体記憶装置。
2. 【請求項２】 上記複数のダミーデータ線の中から１つ
   のダミーデータ線を選択する選択信号はヒューズ手段の
   切断の有無により形成されることを特徴とする請求項１
   の半導体記憶装置。
3. 【請求項３】 上記差動型のセンスアンプの基準電位側
   には、ダミー記憶素子と等価な抵抗手段が選択的に接続
   され、これを基準にしたデータ線の読み出し結果と、上
   記複数のダミーデータ線を基準にした読み出し結果とを
   比較することにより、ダミーデータ線の良／不良の判定
   を行うものであることを特徴とする請求項１又は請求項
   ２の半導体記憶装置。
4. 【請求項４】 プロービング時に所定の電位が与えられ
   る電極を用いて、不良のダミーデータ線を冗長用のデー
   タ線に切り替える回路を備えてなることを特徴とする請
   求項１の半導体記憶装置。
5. 【請求項５】 ヒューズ手段の切断により、不良のダミ
   ーデータ線を冗長用のデータ線に切り替える回路を備え
   てなることを特徴とする請求項４の半導体記憶装置。