JP2011525680A - アドホックフラッシュメモリ基準セル - Google Patents
アドホックフラッシュメモリ基準セル Download PDFInfo
- Publication number
- JP2011525680A JP2011525680A JP2011514150A JP2011514150A JP2011525680A JP 2011525680 A JP2011525680 A JP 2011525680A JP 2011514150 A JP2011514150 A JP 2011514150A JP 2011514150 A JP2011514150 A JP 2011514150A JP 2011525680 A JP2011525680 A JP 2011525680A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- flash memory
- word lines
- cells
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 122
- 238000000034 method Methods 0.000 claims description 22
- 238000012937 correction Methods 0.000 claims description 3
- 238000007429 general method Methods 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013101 initial test Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
歴史的な理由から、フラッシュメモリセルにデータを書き込むことは、セルを「プログラムする」とも呼ばれる。
この問題に対処する1つの従来の方法は、各ページの特定数のセルを基準セルとして割り当てること、これらのセルを事前周知データでプログラムすること、およびデータリテンションに起因するシフト量を評価するためにこれらのセルの電圧しきい値を「検知する」ことである。このような基準セルをフラッシュメモリシステム内でインプリメントすることによって、データリテンションシフト現象に対処するシステムの能力が大幅に向上する。
したがって、フラッシュメモリダイサイズを大きくすることなく基準セルをインプリメントすることができることが非常に有利となり得る。
本願明細書で提供される別の実施形態は、複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリのためのコントローラであって、(a)ワード線のうちの2本のそれぞれのセルのそれぞれの部分にユーザデータを記憶し、(b)2本のワード線によって共有されるビット線のうちの1本において、(i)1本のビット線および2本のワード線のうちの第1のワード線に共通するセルに制御情報を記憶し、かつ(ii)1本のビット線および2本のワード線のうちの第2のワード線に共通するセルを基準セルとして使用するように動作するコントローラである。
本願明細書で提供される別の実施形態は、(a)複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、(b)フラッシュメモリのホストであって、(i)メモリであって、(A)ワード線のうちの2本のそれぞれのセルのそれぞれの部分にユーザデータを記憶するステップと、(B)2本のワード線によって共有されるビット線のうちの1本において、(I)1本のビット線および2本のワード線のうちの第1のワード線に共通するセルに制御情報を記憶するステップと、(II)1本のビット線および2本のワード線のうちの第2のワード線に共通するセルを基準セルとして使用するステップと、を含むステップによってフラッシュメモリを管理するためのコードを記憶するメモリと、(ii)コードを実行するためのプロセッサと、を含むフラッシュメモリのホストと、を備えるシステムである。
本願明細書で提供される別の実施形態は、複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理する方法であって、(a)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせるステップと、(b)予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、を含む方法である。
本願明細書で提供される別の実施形態は、複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリのコントローラであって、(a)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせ、かつ(b)予備のセルの残りの少なくとも一部を基準セルとして使用するように動作するコントローラである。
本願明細書で提供される別の実施形態は、(a)複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリと、(b)フラッシュメモリのホストであって、(i)メモリであって、(A)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせるステップと、(B)予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、を含むステップによってフラッシュメモリを管理するためのコードを記憶するためのメモリと、(ii)コードを実行するためのプロセッサと、を含むフラッシュメモリのホストと、を備えるシステムである。
本願明細書で提供される別の実施形態は、複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理するコンピュータ可読コードをその上に具体化したコンピュータ可読記憶媒体であって、コンピュータ可読コードが、(a)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせるためのプログラムコードと、(b)予備のセルの残りの少なくとも一部を基準セルとして使用するためのプログラムコードと、を含むコンピュータ可読記憶媒体である。
第1の一般的な方法によれば、ユーザデータは、ワード線のうちの2本のそれぞれのセルのそれぞれの部分に記憶される。2本のワード線により共有されるビット線のうちの1本において、そのビット線およびワード線のうちの一方に共通なセルに制御情報が記憶され、そのビット線および他方のワード線に共通なセルは、メモリの少なくとも1つの他のセルを読み出すための基準セルとして使用される。問題の2つのセルは、ユーザデータを記憶するのに使用されないセルであることに留意すべきである。
一部の実施形態では、2本のワード線は、不揮発性メモリの同一消去ブロック内にある。このような実施形態では、制御情報は、例えば、ワード線の一方に記憶されるページを管理するためのページレベル管理情報に対して、共有ブロックを管理するためのブロックレベル管理情報であるのが好ましい。他の実施形態では、2本のワード線は、不揮発性メモリの別々のそれぞれの消去ブロック内にある。一部のこのような実施形態では、制御情報は、誤り訂正符号情報である。
第2の一般的な方法をインプリメントするフラッシュメモリコントローラは、どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせ、他の予備のセルの少なくとも一部を基準セルとして使用するように動作する。
2つの一般的な方法のうちの一方に対応するメモリデバイスは、メモリと、関連する一般的な方法に従ってメモリを管理するコントローラと、を含む。
2つの一般的な方法のうちの一方に対応するシステムは、第1のメモリと、第2のメモリと、プロセッサと、を含む。第2のメモリは、関連する一般的な方法をインプリメントして第1のメモリを管理するためのコードを記憶するためである。プロセッサは、そのコードを実行する。2つの一般的な方法のうちの一方に対応するコンピュータ可読記憶媒体は、関連する一般的な方法を使用してメモリを管理するためのコンピュータコードをその上に埋め込んでいる。
様々な実施形態は、以下の添付の図面を参照しながらほんの一例として本願明細書で説明される。
ここで図面を参照すると、図1は、フラッシュメモリデバイスのハイレベルの略ブロック図である。マトリクスに編成される複数のメモリセルMを含むメモリセルアレイ1は、列制御回路2、行制御回路3、c−ソース制御回路4およびc−p−ウェル制御回路5によって制御される。列制御回路2はメモリセルアレイ1のビット線(BL)に接続されて、メモリセル(M)に記憶されるデータを読み出し、書き込み動作中にメモリセル(M)の状態を判断し、さらにビット線(BL)の電位レベルを制御して書き込みを進めたり書き込みを禁止したりする。行制御回路3は、ワード線(WL)に接続されて、ワード線(WL)のうちの1本を選択し、読み出し電圧を印加し、列制御回路2によって制御されるビット線電位レベルと結合される書き込み電圧を印加し、メモリセル(M)がその上に形成されるp形領域の電圧と結合される消去電圧を印加する。c−ソース制御回路4は、メモリセル(M)に接続される共通ソース線を制御する。c−p−ウェル制御回路5は、c−p−ウェル電圧を制御する。
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ20に接続される外部制御線に接続されるコマンドインターフェイスに入力される。コマンドデータは、どの動作が要求されているかをフラッシュメモリに知らせる。入力コマンドは状態マシン8に転送され、状態マシン8は、列制御回路2、行制御回路3、c−ソース制御回路4、c−p−ウェル制御回路5およびデータ入出力回路6を制御する。状態マシン8は、レディ/ビジー(ready/busy)またはパス/フェイル(pass/fail)などのフラッシュメモリの状態データを出力することができる。
フラッシュメモリセルアレイ1は、セクション108および110のかなりの数のビット線104が不良であるような稀な場合にも対応するように、セクション112に充分な冗長ビット線104を有して設計される。しかし、経験上、ほとんどの場合、ビット線と再マッピングする必要のあるビット線104はわずかな数に過ぎない。したがって、大部分の冗長ビット線104は統計的に使用されず、基準セルとして自由に使用できる。
−列の再マッピング情報を取得する。
−冗長ビット線104にアクセス(読み出しおよびプログラム)可能にする。
従来のフラッシュメモリデバイスは、フラッシュメモリデバイスのテストを対象とする特定動作モードでこのようなコントローラの動作が既にできるようになっていることに留意すべきである。
このセクションの一部がECCまたはフラッシュメモリ管理の目的に使用されない場合には、このようなセルの1つの「ソース」は、セクション110のビット線104である。
基準セルの別の「ソース」は、ブロック102の一部のワード線106で使用され、他のワード線106で使用されないビット線104の一部、あるいはワード線106に沿った一部のブロック102で使用され、他のブロック102で「空いて」いるビット線104の一部である。
ブロック102の一部のワード線106がビット線104のセルを使用すると同時に、ブロック102の他のワード線106がこれらのビット線102のセルを使用しない状況が、これらのビット線104のセルがブロックレベル管理データを記憶するように割り当てられた場合に発生することもある。このような場合には、ブロック102のすべてのワード線106でこれらのビット線104のセルを使用することが必要でないこともあり、未使用セルを基準セルに割り当てることもできる。
A.所与のブロック102内および同一ビット線104上において、一部のセルが管理データセルとして使用され、他のセルが基準セルとして使用される。例−ブロック102の1本のワード線106の管理セクション110の一部のセルが制御情報を記憶し、ブロック102の他のワード線106の対応するセルが基準セルとして使用される。
B.所与のフラッシュメモリダイ内および(同一プレーン内でも)異なるブロック102の対応するビット線104上において、一部のセルが管理データセルとして使用され、他のセルが基準セルとして使用される。例−MLCモードで使用されるブロック102が一部のビット線104のセルにECCパリティビットを記憶し、SLCモードで使用されるブロック102の対応するビット線104(または同一ビット線104)のセルが基準セルとして使用される。
C.(同一ウェハのダイ内を含む)所与の多くのフラッシュダイ内において、一部のビット線104のセルがデータセルとして使用され、他のビット線104のセルが基準セルとして使用される。例−多数の不良のビット線104を有する1つのフラッシュダイが、セクション112のほとんどすべての冗長ビット線104をデータビット線として使用させ、別のフラッシュダイでは、ほとんどすべてのビット線104が正常なビット線であり、セクション112の冗長ビット線104が基準セルとして使用される。
Claims (15)
- 複数のビット線と複数のワード線とで編成される複数のセルを含む不揮発性メモリを管理する方法であって、
(a)前記ワード線のうちの2本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶するステップと、
(b)前記2本のワード線によって共有される前記ビット線のうちの1本において、
(i)前記1本のビット線および前記2本のワード線のうちの第1のワード線に共通するセルに制御情報を記憶するステップと、
(ii)前記1本のビット線および前記2本のワード線のうちの第2のワード線に共通するセルを基準セルとして使用するステップと、
を含む方法。 - 請求項1記載の方法において、
前記ユーザデータが、前記基準セルを含む前記1本のビット線の前記セル以外のセルのみに記憶される方法。 - 請求項1記載の方法において、
前記第1および第2のワード線が、前記不揮発性メモリの共通ブロック内にある方法。 - 請求項3記載の方法において、
前記制御情報は、前記共通ブロックを管理するためのブロックレベル管理情報である方法。 - 請求項1記載の方法において、
前記第1および第2のワード線が、前記不揮発性メモリの別々のそれぞれのブロック内にある方法。 - 請求項5記載の方法において、
前記制御情報は、誤り訂正符号情報である方法。 - 複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリのためのコントローラであって、
(a)前記ワード線のうちの2本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶し、
(b)前記2本のワード線によって共有される前記ビット線のうちの1本において、
(i)前記1本のビット線および前記2本のワード線のうちの第1のワード線に共通するセルに制御情報を記憶し、かつ
(ii)前記1本のビット線および前記2本のワード線のうちの第2のワード線に共通するセルを基準セルとして使用するように動作するコントローラ。 - フラッシュメモリデバイスであって、
(a)複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、
(b)コントローラであって、
(i)前記ワード線のうちの2本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶し、
(ii)前記2本のワード線によって共有される前記ビット線のうちの1本において、
(A)前記1本のビット線および前記2本のワード線のうちの第1のワード線に共通するセルに制御情報を記憶し、かつ
(B)前記1本のビット線および前記2本のワード線のうちの第2のワード線に共通するセルを基準セルとして使用するように動作するコントローラと、
を備えるフラッシュメモリデバイス。 - システムであって、
(a)複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、
(b)前記フラッシュメモリのホストであって、
(i)メモリであって、
(A)前記ワード線のうちの2本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶するステップと、
(B)前記2本のワード線によって共有される前記ビット線のうちの1本において、
(I)前記1本のビット線および前記2本のワード線のうちの第1のワード線に共通するセルに制御情報を記憶するステップと、
(II)前記1本のビット線および前記2本のワード線のうちの第2のワード線に共通するセルを基準セルとして使用するステップと、を含むステップによって前記フラッシュメモリを管理するためのコードを記憶するメモリと、
(ii)前記コードを実行するためのプロセッサと、を含む前記フラッシュメモリのホストと、
を備えるシステム。 - 複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリを管理するためのコンピュータ可読コードをその上に具体化したコンピュータ可読記憶媒体であって、前記コンピュータ可読コードは、
(a)前記ワード線のうちの2本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶するためのプログラムコードと、
(b)前記2本のワード線によって共有される前記ビット線のうちの1本において、
(i)前記1本のビット線および前記2本のワード線のうちの第1のワード線に共通するセルに制御情報を記憶し、かつ
(ii)前記1本のビット線および前記2本のワード線のうちの第2のワード線に共通するセルを基準セルとして使用するためのプログラムコードと、
を含むコンピュータ可読記憶媒体。 - 複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理する方法であって、
(a)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせるステップと、
(b)前記予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、
を含む方法。 - 複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリのコントローラであって、
(a)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせ、かつ
(b)前記予備のセルの残りの少なくとも一部を基準セルとして使用するように動作するコントローラ。 - フラッシュメモリデバイスであって、
(a)複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリと、
(b)コントローラであって、
(i)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせ、かつ
(ii)前記予備のセルの残りの少なくとも一部を基準セルとして使用するように動作するコントローラと、
を備えるフラッシュメモリデバイス。 - システムであって、
(a)複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリと、
(b)前記フラッシュメモリのホストであって、
(i)メモリであって、
(A)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせるステップと、
(B)前記予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、を含むステップによって前記フラッシュメモリを管理するためのコードを記憶するメモリと、
(ii)前記コードを実行するためのプロセッサと、を含む前記フラッシュメモリのホストと、
を備えるシステム。 - 複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理するコンピュータ可読コードをその上に具体化したコンピュータ可読記憶媒体であって、前記コンピュータ可読コードは、
(a)どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせるためのプログラムコードと、
(b)前記予備のセルの残りの少なくとも一部を基準セルとして使用するためのプログラムコードと、
を含むコンピュータ可読記憶媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US7470508P | 2008-06-23 | 2008-06-23 | |
US61/074,705 | 2008-06-23 | ||
PCT/IB2009/051703 WO2009156873A1 (en) | 2008-06-23 | 2009-04-26 | Ad hoc flash memory reference cells |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011525680A true JP2011525680A (ja) | 2011-09-22 |
JP2011525680A5 JP2011525680A5 (ja) | 2012-05-24 |
JP5497754B2 JP5497754B2 (ja) | 2014-05-21 |
Family
ID=40810573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011514150A Active JP5497754B2 (ja) | 2008-06-23 | 2009-04-26 | アドホックフラッシュメモリ基準セル |
Country Status (7)
Country | Link |
---|---|
US (2) | US8321623B2 (ja) |
EP (1) | EP2301035B1 (ja) |
JP (1) | JP5497754B2 (ja) |
KR (1) | KR101434160B1 (ja) |
CN (1) | CN102099866A (ja) |
TW (1) | TWI515730B (ja) |
WO (1) | WO2009156873A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012069181A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
US10338835B2 (en) | 2016-09-13 | 2019-07-02 | Toshiba Memory Corporation | Memory device |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103473181B (zh) | 2007-01-26 | 2017-06-13 | 英特尔公司 | 分级式不可变内容可寻址存储器处理器 |
US9601199B2 (en) | 2007-01-26 | 2017-03-21 | Intel Corporation | Iterator register for structured memory |
US8407428B2 (en) * | 2010-05-20 | 2013-03-26 | Hicamp Systems, Inc. | Structured memory coprocessor |
KR20100107089A (ko) * | 2009-03-25 | 2010-10-05 | 삼성전자주식회사 | 저장 장치 및 이를 포함하는 데이터 저장 시스템 |
KR102049258B1 (ko) * | 2013-03-15 | 2019-11-28 | 삼성전자주식회사 | 레퍼런스 셀을 포함하는 불휘발성 메모리 장치 및 그것의 데이터 관리 방법 및 |
KR101628925B1 (ko) * | 2014-06-17 | 2016-06-10 | 고려대학교 산학협력단 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
US9361030B2 (en) * | 2014-08-20 | 2016-06-07 | Sandisk Technologies Inc. | Temperature accelerated stress time |
US9478303B1 (en) | 2015-04-29 | 2016-10-25 | Sandisk Technologies Llc | System and method for measuring data retention in a non-volatile memory |
US10388368B2 (en) * | 2017-10-31 | 2019-08-20 | Seagate Technology Llc | Adaptive read threshold voltage tracking with charge leakage mitigation using charge leakage settling time |
US10276233B1 (en) | 2017-10-31 | 2019-04-30 | Seagate Technology Llc | Adaptive read threshold voltage tracking with charge leakage mitigation using threshold voltage offsets |
CN110610738B (zh) * | 2018-06-15 | 2023-08-18 | 硅存储技术公司 | 用于闪存存储器系统的改进的感测放大器 |
TWI690929B (zh) * | 2019-04-11 | 2020-04-11 | 點序科技股份有限公司 | 記憶體裝置及其讀取參考電壓的調整方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05136361A (ja) * | 1991-07-29 | 1993-06-01 | Hitachi Ltd | 半導体記憶装置 |
JP2000173275A (ja) * | 1998-12-08 | 2000-06-23 | Hitachi Ltd | 不揮発性メモリ及びメモリシステム |
JP2004013961A (ja) * | 2002-06-04 | 2004-01-15 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP2004062922A (ja) * | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2009230793A (ja) * | 2008-03-21 | 2009-10-08 | Citizen Watch Co Ltd | 不揮発性半導体記憶装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0392895B1 (en) * | 1989-04-13 | 1995-12-13 | Sundisk Corporation | Flash EEprom system |
US6469945B2 (en) * | 2000-05-25 | 2002-10-22 | Tachyon Semiconductor Corp. | Dynamically configurated storage array with improved data access |
US6501675B2 (en) * | 2001-05-14 | 2002-12-31 | International Business Machines Corporation | Alternating reference wordline scheme for fast DRAM |
US6490212B1 (en) * | 2001-07-11 | 2002-12-03 | Silicon Storage Technology, Inc. | Bitline precharge matching |
JP4208500B2 (ja) * | 2002-06-27 | 2009-01-14 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
JP3821066B2 (ja) * | 2002-07-04 | 2006-09-13 | 日本電気株式会社 | 磁気ランダムアクセスメモリ |
US6882567B1 (en) * | 2002-12-06 | 2005-04-19 | Multi Level Memory Technology | Parallel programming of multiple-bit-per-cell memory cells on a continuous word line |
EP1624463A1 (en) * | 2004-07-14 | 2006-02-08 | STMicroelectronics S.r.l. | A Programmable memory device with an improved redundancy structure |
JP2007265589A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 不揮発性半導体メモリ |
-
2009
- 2009-04-26 EP EP09769683.5A patent/EP2301035B1/en not_active Not-in-force
- 2009-04-26 JP JP2011514150A patent/JP5497754B2/ja active Active
- 2009-04-26 CN CN2009801282411A patent/CN102099866A/zh active Pending
- 2009-04-26 KR KR1020117001406A patent/KR101434160B1/ko active IP Right Grant
- 2009-04-26 WO PCT/IB2009/051703 patent/WO2009156873A1/en active Application Filing
- 2009-05-03 US US12/434,650 patent/US8321623B2/en active Active
- 2009-05-12 TW TW098115732A patent/TWI515730B/zh not_active IP Right Cessation
-
2012
- 2012-10-10 US US13/648,838 patent/US8874832B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05136361A (ja) * | 1991-07-29 | 1993-06-01 | Hitachi Ltd | 半導体記憶装置 |
JP2000173275A (ja) * | 1998-12-08 | 2000-06-23 | Hitachi Ltd | 不揮発性メモリ及びメモリシステム |
JP2004013961A (ja) * | 2002-06-04 | 2004-01-15 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP2004062922A (ja) * | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2009230793A (ja) * | 2008-03-21 | 2009-10-08 | Citizen Watch Co Ltd | 不揮発性半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012069181A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
US10338835B2 (en) | 2016-09-13 | 2019-07-02 | Toshiba Memory Corporation | Memory device |
Also Published As
Publication number | Publication date |
---|---|
US20130097368A1 (en) | 2013-04-18 |
EP2301035B1 (en) | 2014-10-01 |
JP5497754B2 (ja) | 2014-05-21 |
KR20110033221A (ko) | 2011-03-30 |
WO2009156873A1 (en) | 2009-12-30 |
KR101434160B1 (ko) | 2014-08-27 |
US8321623B2 (en) | 2012-11-27 |
CN102099866A (zh) | 2011-06-15 |
US8874832B2 (en) | 2014-10-28 |
US20090319722A1 (en) | 2009-12-24 |
TW201001425A (en) | 2010-01-01 |
EP2301035A1 (en) | 2011-03-30 |
TWI515730B (zh) | 2016-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5497754B2 (ja) | アドホックフラッシュメモリ基準セル | |
US10114562B2 (en) | Adaptive block allocation in nonvolatile memory | |
US7177977B2 (en) | Operating non-volatile memory without read disturb limitations | |
US20170160942A1 (en) | Data storage device and flash memory control method | |
KR101122485B1 (ko) | 메모리 시스템 | |
US7716415B2 (en) | Method of avoiding errors in flash memory | |
US7453712B2 (en) | Hybrid flash memory device and method for assigning reserved blocks thereof | |
KR100878479B1 (ko) | 데이터 정보에 따라 프로그램 방식을 결정하는 메모리시스템 | |
US20040151031A1 (en) | Nonvolatile semiconductor memory | |
WO2020263324A1 (en) | Method to switch between traditional ssd and open-channel ssd without data loss | |
JP2014116031A (ja) | メモリデバイスを備えた電子システム | |
KR20080067834A (ko) | 프로그램 방식을 선택할 수 있는 메모리 시스템 | |
US8694748B2 (en) | Data merging method for non-volatile memory module, and memory controller and memory storage device using the same | |
US10096355B2 (en) | Dynamic management of programming states to improve endurance | |
CN111863077A (zh) | 存储装置、控制器以及操作控制器的方法 | |
US11487655B2 (en) | Method for managing flash memory module and associated flash memory controller and electronic device based on timing of dummy read operations | |
JP5494086B2 (ja) | 不揮発性記憶装置および不揮発性メモリコントローラ | |
US11036411B2 (en) | Yield improvement through block budget optimization by using a transient pool of multi-level blocks | |
KR101027687B1 (ko) | 라이트 동작을 제어하는 반도체 스토리지 시스템 및 그 제어 방법 | |
WO2017047272A1 (ja) | 半導体記憶装置および半導体記憶装置におけるデータ消去方法 | |
JP4177292B2 (ja) | メモリンコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
JP4177301B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
US12056367B2 (en) | Memory system and operating method thereof for performing urgent fine program operation | |
JP4235595B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
CN112435705A (zh) | 存储器系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120327 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120327 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130402 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130628 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130705 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130801 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140306 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5497754 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |