JP2011525680A - アドホックフラッシュメモリ基準セル - Google Patents

Abstract

複数のビット線と複数のワード線とで編成されるセルを含む不揮発性メモリにおいて、ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータが記憶される。ビット線のうちの１本および２本のワード線のうちの一方に共通するセルに制御情報が記憶される。そのビット線および他方のワード線に共通するセルは、基準セルとして使用される。複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリは、どの予備のセルがそれぞれの本来のセルを置き換えるのに使用されたかを判断するために問い合わせを受ける。残りの予備のセルの少なくとも一部は、基準セルとして使用される。

Description

本発明は、フラッシュメモリに関し、さらに詳細には、もともとその目的に使用されることを意図しないフラッシュメモリセルを基準セルとして使用することに関する。

本願は、２００８年６月２３日に出願された米国仮特許出願第６１／０７４，７０５号（特許文献１）の利益を主張する。

フラッシュメモリは、メモリセルの長方形アレイとして構造化される。セルは、直交するビット線とワード線とに配置される。１つ以上のビットのデータは、セルのフローティングゲート内に充分な電荷を注入して、そのビットまたはそれらのビットの値を表すしきい値電圧の範囲内にそのセルのしきい値電圧を入れることによって各セルに書き込まれる。フラッシュメモリセルは、そのしきい値電圧をしきい値電圧範囲の間の境界を示す基準電圧と比較することによって読み出される。ＮＯＲフラッシュメモリの場合、セルは個別に書き込みおよび読み出しを行うこともできる。ＮＡＮＤフラッシュメモリの場合、セルは一度に１ページの書き込みおよび読み出しを行い、各ワード線は小さい整数（一般に、１つまたは２つ、通常４つ以下）のページを含む。ワード線はさらにブロックに区分され、セルは一度に１ブロック全体が消去されるようになっている。
歴史的な理由から、フラッシュメモリセルにデータを書き込むことは、セルを「プログラムする」とも呼ばれる。

フラッシュメモリの動作における最も悩ましい問題のうちの１つは、セルのフローティングゲートからの電荷の漏洩によってセルのしきい値電圧が時間とともに変化することである。この現象は、「データリテンションシフト」としても知られている。過度なデータリテンションシフトがあると、読み出し基準電圧レベルがこのシフトに応じて調整されていなかった場合にはフラッシュメモリからのデータの読み出し時にエラーとなる場合もある。しかし、セルのしきい値電圧がデータリテンションシフトのためにどの程度シフトされたかをどのようにして知り得るのか、あるいは言い換えれば、読み出し基準電圧をどの程度調整すべきであろうか？
この問題に対処する１つの従来の方法は、各ページの特定数のセルを基準セルとして割り当てること、これらのセルを事前周知データでプログラムすること、およびデータリテンションに起因するシフト量を評価するためにこれらのセルの電圧しきい値を「検知する」ことである。このような基準セルをフラッシュメモリシステム内でインプリメントすることによって、データリテンションシフト現象に対処するシステムの能力が大幅に向上する。

しかし、このような基準セルを使用してデータリテンションシフトを確実に推定することができるためには、各フラッシュページのこのようなセルの数は小さくはない。各電圧レベルについて少なくとも数十個の基準セルが必要となる。特に、セル当たり２ビット以上を記憶する「マルチレベルセル」フラッシュメモリデバイスでは、これはかなりの数のセルである。フラッシュメモリページにこのようなかなりの数のセルを追加すると、フラッシュダイサイズが大きくなり、したがってフラッシュシリコン基板のコストも上昇するのは明らかである。
したがって、フラッシュメモリダイサイズを大きくすることなく基準セルをインプリメントすることができることが非常に有利となり得る。

米国仮特許出願第６１／０７４，７０５号

本願明細書に提供される１つの実施形態は、複数のビット線と複数のワード線とで編成される複数のセルを含む不揮発性メモリを管理する方法であって、（ａ）ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶するステップと、（ｂ）２本のワード線によって共有されるビット線のうちの１本において、（ｉ）１本のビット線および２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶するステップと、（ｉｉ）１本のビット線および２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するステップと、を含む方法である。
本願明細書で提供される別の実施形態は、複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリのためのコントローラであって、（ａ）ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶し、（ｂ）２本のワード線によって共有されるビット線のうちの１本において、（ｉ）１本のビット線および２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶し、かつ（ｉｉ）１本のビット線および２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するように動作するコントローラである。

本願明細書で提供される別の実施形態は、（ａ）複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、（ｂ）コントローラであって、（ｉ）ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶し、（ｉｉ）２本のワード線によって共有されるビット線のうちの１本において、（Ａ）１本のビット線および２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶し、かつ（Ｂ）１本のビット線および２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するように動作するコントローラと、を備えるフラッシュメモリデバイスである。
本願明細書で提供される別の実施形態は、（ａ）複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、（ｂ）フラッシュメモリのホストであって、（ｉ）メモリであって、（Ａ）ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶するステップと、（Ｂ）２本のワード線によって共有されるビット線のうちの１本において、（Ｉ）１本のビット線および２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶するステップと、（ＩＩ）１本のビット線および２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するステップと、を含むステップによってフラッシュメモリを管理するためのコードを記憶するメモリと、（ｉｉ）コードを実行するためのプロセッサと、を含むフラッシュメモリのホストと、を備えるシステムである。

本願明細書で提供される別の実施形態は、複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリを管理するためのコンピュータ可読コードをその上に具体化したコンピュータ可読記憶媒体であって、コンピュータ可読コードが、（ａ）ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶するためのプログラムコードと、（ｂ）２本のワード線によって共有されるビット線のうちの１本において、（ｉ）１本のビット線および２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶し、かつ（ｉｉ）１本のビット線および２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するためのプログラムコードと、を含むコンピュータ可読記憶媒体である。
本願明細書で提供される別の実施形態は、複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理する方法であって、（ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせるステップと、（ｂ）予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、を含む方法である。
本願明細書で提供される別の実施形態は、複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリのコントローラであって、（ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせ、かつ（ｂ）予備のセルの残りの少なくとも一部を基準セルとして使用するように動作するコントローラである。

本願明細書で提供される別の実施形態は、（ａ）複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリと、（ｂ）コントローラであって、（ｉ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせ、かつ（ｉｉ）予備のセルの残りの少なくとも一部を基準セルとして使用するように動作するコントローラと、を備えるフラッシュメモリデバイスである。
本願明細書で提供される別の実施形態は、（ａ）複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリと、（ｂ）フラッシュメモリのホストであって、（ｉ）メモリであって、（Ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせるステップと、（Ｂ）予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、を含むステップによってフラッシュメモリを管理するためのコードを記憶するためのメモリと、（ｉｉ）コードを実行するためのプロセッサと、を含むフラッシュメモリのホストと、を備えるシステムである。
本願明細書で提供される別の実施形態は、複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理するコンピュータ可読コードをその上に具体化したコンピュータ可読記憶媒体であって、コンピュータ可読コードが、（ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせるためのプログラムコードと、（ｂ）予備のセルの残りの少なくとも一部を基準セルとして使用するためのプログラムコードと、を含むコンピュータ可読記憶媒体である。

メモリの基準セルのアドホック指定のための２つの一般的な方法が本願明細書で提示される。第１の方法は、フラッシュメモリに限定されないで、複数のビット線と複数のワード線とで編成される複数のセルを含む任意の不揮発性メモリを管理することを対象としている。第２の方法は、フラッシュメモリ専用であり、複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理することを対象としている。
第１の一般的な方法によれば、ユーザデータは、ワード線のうちの２本のそれぞれのセルのそれぞれの部分に記憶される。２本のワード線により共有されるビット線のうちの１本において、そのビット線およびワード線のうちの一方に共通なセルに制御情報が記憶され、そのビット線および他方のワード線に共通なセルは、メモリの少なくとも１つの他のセルを読み出すための基準セルとして使用される。問題の２つのセルは、ユーザデータを記憶するのに使用されないセルであることに留意すべきである。

ユーザデータは、基準セルを含む１本のビット線のセル以外のセルのみに記憶されるのが好ましい。例えば、以下の好適な実施形態に提示される例では、ユーザデータを記憶するのに使用されるセルは、セクション１０８のセルであり、制御情報を記憶するのに使用されるセルは、セクション１１０のセルであり、基準セルとして使用されるセルは、セクション１１０の別のセルである。
一部の実施形態では、２本のワード線は、不揮発性メモリの同一消去ブロック内にある。このような実施形態では、制御情報は、例えば、ワード線の一方に記憶されるページを管理するためのページレベル管理情報に対して、共有ブロックを管理するためのブロックレベル管理情報であるのが好ましい。他の実施形態では、２本のワード線は、不揮発性メモリの別々のそれぞれの消去ブロック内にある。一部のこのような実施形態では、制御情報は、誤り訂正符号情報である。

第２の一般的な方法によれば、フラッシュメモリは、どの予備のセルがそれぞれの本来のセルを置き換えるのに使用されたかを判断するために問い合わせを受ける。残っている予備のセルの少なくとも一部（例えば、それぞれの本来のセルを置き換えるのに使用されなかった１つ以上の予備のセル）は、置き換えられなかった本来のセルの少なくとも一部を読み出すため、および／または本来のセルを置き換えるのに使用された予備のセルの少なくとも一部を読み出すための基準セルとして使用される。

第１の一般的な方法をインプリメントするメモリコントローラは、ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶し、２本のワード線によって共有されるビット線のうちの１本において、そのビット線およびワード線のうちの一方に共通するセルに制御情報を記憶し、そのビット線および他方のワード線に共通するセルを基準セルとして使用するように動作する。
第２の一般的な方法をインプリメントするフラッシュメモリコントローラは、どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するためにフラッシュメモリに問い合わせ、他の予備のセルの少なくとも一部を基準セルとして使用するように動作する。
２つの一般的な方法のうちの一方に対応するメモリデバイスは、メモリと、関連する一般的な方法に従ってメモリを管理するコントローラと、を含む。
２つの一般的な方法のうちの一方に対応するシステムは、第１のメモリと、第２のメモリと、プロセッサと、を含む。第２のメモリは、関連する一般的な方法をインプリメントして第１のメモリを管理するためのコードを記憶するためである。プロセッサは、そのコードを実行する。２つの一般的な方法のうちの一方に対応するコンピュータ可読記憶媒体は、関連する一般的な方法を使用してメモリを管理するためのコンピュータコードをその上に埋め込んでいる。
様々な実施形態は、以下の添付の図面を参照しながらほんの一例として本願明細書で説明される。

基準セルのアドホック指定がコントローラによって達成されるフラッシュメモリデバイスを示すハイレベルの略ブロック図である。 図１のフラッシュメモリデバイスの１つの例示的なメモリセルアレイを示す一部の詳細を示す図である。 基準セルのアドホック指定がソフトウェアによって達成されるシステムを示すハイレベルのブロック図である。

本発明によるフラッシュメモリの原理および動作は、図面およびそれに付随する説明を参照してさらによく理解することもできる。
ここで図面を参照すると、図１は、フラッシュメモリデバイスのハイレベルの略ブロック図である。マトリクスに編成される複数のメモリセルＭを含むメモリセルアレイ１は、列制御回路２、行制御回路３、ｃ−ソース制御回路４およびｃ−ｐ−ウェル制御回路５によって制御される。列制御回路２はメモリセルアレイ１のビット線（ＢＬ）に接続されて、メモリセル（Ｍ）に記憶されるデータを読み出し、書き込み動作中にメモリセル（Ｍ）の状態を判断し、さらにビット線（ＢＬ）の電位レベルを制御して書き込みを進めたり書き込みを禁止したりする。行制御回路３は、ワード線（ＷＬ）に接続されて、ワード線（ＷＬ）のうちの１本を選択し、読み出し電圧を印加し、列制御回路２によって制御されるビット線電位レベルと結合される書き込み電圧を印加し、メモリセル（Ｍ）がその上に形成されるｐ形領域の電圧と結合される消去電圧を印加する。ｃ−ソース制御回路４は、メモリセル（Ｍ）に接続される共通ソース線を制御する。ｃ−ｐ−ウェル制御回路５は、ｃ−ｐ−ウェル電圧を制御する。

メモリセル（Ｍ）に記憶されたデータは、列制御回路２によって読み出され、Ｉ／Ｏデータ線およびデータ入出力回路６を介して外部Ｉ／Ｏ線に出力される。メモリセルに記憶されるプログラムデータは、外部Ｉ／Ｏ線を介してデータ入出力回路６に入力され、列制御回路２に転送される。外部Ｉ／Ｏ線はコントローラ２０に接続される。
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ２０に接続される外部制御線に接続されるコマンドインターフェイスに入力される。コマンドデータは、どの動作が要求されているかをフラッシュメモリに知らせる。入力コマンドは状態マシン８に転送され、状態マシン８は、列制御回路２、行制御回路３、ｃ−ソース制御回路４、ｃ−ｐ−ウェル制御回路５およびデータ入出力回路６を制御する。状態マシン８は、レディ／ビジー（ｒｅａｄｙ／ｂｕｓｙ）またはパス／フェイル（ｐａｓｓ／ｆａｉｌ）などのフラッシュメモリの状態データを出力することができる。

コントローラ２０は、パーソナルコンピュータ、デジタルカメラ、個人用携帯情報端末（ＰＤＡ）などのホストシステムと接続されるかあるいは接続可能である。これはメモリアレイ１にデータを記憶したりあるいはメモリアレイ１からデータを読み出したりするようなコマンドを起動し、それぞれこのデータを供給したりあるいは受信したりするホストである。コントローラ２０は、このようなコマンドをコマンド信号に変換し、コマンド信号はコマンド回路７によって翻訳処理されて実行することができる。コントローラ２０は、一般に、メモリアレイに書き込まれたりあるいはメモリアレイから読み出されたりするユーザデータ用のバッファメモリをさらに含む。一般的なメモリデバイスは、コントローラ２０を含む１つの集積回路チップ２１と、それぞれメモリアレイならびに関連する制御回路、入出力回路および状態マシン回路を含む１つ以上の集積回路チップ２２と、を含む。当然、トレンドは、このようなデバイスのメモリアレイおよびコントローラ回路をまとめて１つ以上の集積回路チップ上に集積化することである。メモリデバイスは、ホストシステムの一部として組み込まれてもよく、あるいはホストシステムのメーティングソケット（ｍａｔｉｎｇ ｓｏｃｋｅｔ）に取り外し可能に挿入可能なメモリカードに含まれてもよい。このようなカードは、メモリデバイス全体を含んでもよく、あるいは関連する周辺回路とともにコントローラとメモリアレイとが別々のカードに提供されてもよい。

図２は、１つの例示的なメモリセルアレイ１の一部の詳細を示す。図２のメモリセルアレイ１は、３つの消去ブロック１０２を含む。各消去ブロック１０２は、４本のワード線１０６を含む（消去ブロックは、通常、４本よりずっと多くのワード線を含む。図２の例は、簡略化するために消去ブロック当たり４本のワード線を示す）。ワード線１０６に直交するように多くのビット線１０４が存在する（図２の省略は、示されるビット線１０４の間にずっと多くのビット線１０４が存在することを意味する）。ワード線１０６とビット線１０４との交点の四角は、メモリセルを表す。したがって、前述したように、アレイ１のメモリセルは、共有ビット線１０４上にセルの各列を有し、共有ワード線１０６上にセルの各行を有する、セルの長方形のアレイである。

図２のメモリセルアレイ１は、３つのセクションに分割され、各セクションのセルは異なる目的に使用される。セクション１０８は、データセクションである。セクション１０８のセルは、データを記憶するために使用される。セクション１１０は、制御セクションである。セクション１１０のセルは、セクション１０８のデータの誤り訂正符号などの制御および管理情報を記憶するために使用される。セクション１１２は、冗長セクションである。セクション１１２のセルは「冗長列セル」と呼ばれ、セクション１０８および１１０の不良のビット線１０４を補償する（例えば、置き換える）ために使用される（添付の特許請求の範囲の一部では、セクション１０８および１１０のセルは「本来のセル」と呼ばれ、セクション１１２のセルは「予備のセル」と呼ばれる）。図１のデバイスの最初のテストの間に、不良のビット線１０４が検出され、セクション１１２の正常なビット線１０４に再マッピングされることによって、セクション１１２の正常なビット線１０４と「置き換え」られる。この再マッピング情報は、図１のデバイスに記録される。
フラッシュメモリセルアレイ１は、セクション１０８および１１０のかなりの数のビット線１０４が不良であるような稀な場合にも対応するように、セクション１１２に充分な冗長ビット線１０４を有して設計される。しかし、経験上、ほとんどの場合、ビット線と再マッピングする必要のあるビット線１０４はわずかな数に過ぎない。したがって、大部分の冗長ビット線１０４は統計的に使用されず、基準セルとして自由に使用できる。

冗長ビット線１０４のセルを基準セルとして使用するために、コントローラ２０は、通常動作モードで以下を実施するように構成される。
−列の再マッピング情報を取得する。
−冗長ビット線１０４にアクセス（読み出しおよびプログラム)可能にする。
従来のフラッシュメモリデバイスは、フラッシュメモリデバイスのテストを対象とする特定動作モードでこのようなコントローラの動作が既にできるようになっていることに留意すべきである。

基準セルとして使用されるフラッシュメモリセルの数は、データを記憶するために使用されない追加のセルがこの目的のために割り当てられていればさらに増加する場合もある。
このセクションの一部がＥＣＣまたはフラッシュメモリ管理の目的に使用されない場合には、このようなセルの１つの「ソース」は、セクション１１０のビット線１０４である。
基準セルの別の「ソース」は、ブロック１０２の一部のワード線１０６で使用され、他のワード線１０６で使用されないビット線１０４の一部、あるいはワード線１０６に沿った一部のブロック１０２で使用され、他のブロック１０２で「空いて」いるビット線１０４の一部である。
ブロック１０２の一部のワード線１０６がビット線１０４のセルを使用すると同時に、ブロック１０２の他のワード線１０６がこれらのビット線１０２のセルを使用しない状況が、これらのビット線１０４のセルがブロックレベル管理データを記憶するように割り当てられた場合に発生することもある。このような場合には、ブロック１０２のすべてのワード線１０６でこれらのビット線１０４のセルを使用することが必要でないこともあり、未使用セルを基準セルに割り当てることもできる。

同様に、フラッシュメモリデバイスが同一プレーンに異なる論理型のブロック１０２を含む場合には、このようなブロック１０２の一部は、特定のビット線１０４がデータを記憶するのに使用されてもよいが、他のブロック１０２は、このようなビット線１０４が空いていてもよい。このような状況の１つの例は、ブロック１０２が異なる数のセル当たりビット（例えば、一部のブロック１０２はセル当たり１ビットを記憶するＳＬＣ（「単一レベルセル」）であるが、他のブロック１０２はセル当たり２ビット以上を記憶するＭＬＣ（「マルチレベルセル」）でプログラムされ、したがって異なるＥＣＣ要件を有し、ＥＣＣビットを記憶するのに割り当てられるビット線１０４が異なる数となるようなフラッシュメモリである。このような場合には、ＭＬＣブロック１０２はセクション１１０のすべてのビット線１０４が占有され、ＳＬＣブロック１０２はセクション１１０の一部のビット線１０４が空いている。

しきい値電圧ドリフトを推定するためにフラッシュメモリデバイスの基準セルを使用することは従来からあるが、その目的に使用されるセルは、基準セルとして事前割り当てされるとともに専用ビット線上に配置されるセルである。本願明細書に記載される技術は、特に以下の構成に従って、基準セルとして事前割り当てされない、あるいは専用ビット線上に配置されない基準セルを使用する。
Ａ．所与のブロック１０２内および同一ビット線１０４上において、一部のセルが管理データセルとして使用され、他のセルが基準セルとして使用される。例−ブロック１０２の１本のワード線１０６の管理セクション１１０の一部のセルが制御情報を記憶し、ブロック１０２の他のワード線１０６の対応するセルが基準セルとして使用される。
Ｂ．所与のフラッシュメモリダイ内および（同一プレーン内でも）異なるブロック１０２の対応するビット線１０４上において、一部のセルが管理データセルとして使用され、他のセルが基準セルとして使用される。例−ＭＬＣモードで使用されるブロック１０２が一部のビット線１０４のセルにＥＣＣパリティビットを記憶し、ＳＬＣモードで使用されるブロック１０２の対応するビット線１０４（または同一ビット線１０４）のセルが基準セルとして使用される。
Ｃ．（同一ウェハのダイ内を含む）所与の多くのフラッシュダイ内において、一部のビット線１０４のセルがデータセルとして使用され、他のビット線１０４のセルが基準セルとして使用される。例−多数の不良のビット線１０４を有する１つのフラッシュダイが、セクション１１２のほとんどすべての冗長ビット線１０４をデータビット線として使用させ、別のフラッシュダイでは、ほとんどすべてのビット線１０４が正常なビット線であり、セクション１１２の冗長ビット線１０４が基準セルとして使用される。

図３は、フラッシュメモリの基準セルのアドホック指定がソフトウェアによって達成されるシステム２００のハイレベルのブロック図である。システム２００は、プロセッサ２０２と、４つのメモリデバイス、すなわちＲＡＭ２０４、ブートＲＯＭ２０６、大容量記憶装置（ハードディスク）２０８およびフラッシュメモリデバイス２１２としての図１のフラッシュメモリデバイスとを含み、すべては共通バス２１４を介して通信している。システム２００では、フラッシュメモリデバイス２１２のコントローラ２０は、バス２１４へのインターフェイスとしてのみ機能する。前述したように、図１のフラッシュコントローラ２０の残りの機能は、大容量記憶装置２０８に記憶され、プロセッサ２０２によって実行されるフラッシュメモリドライバコード２１０によってエミュレートされ、プロセッサ２０２によって実行されるユーザアプリケーションとフラッシュメモリデバイス２１２との間をインターフェイスするとともに、フラッシュメモリデバイス２１２のフラッシュメモリを管理する。このようなフラッシュ管理ドライバコードの従来の機能に加えて、ドライバコード２１０は、前述したように、他にはいかなる目的にも使用されることのないメモリセルアレイ１のセルを基準セルとして使用することに関して、図１のコントローラ２０の機能をエミュレートする。ドライバコード２１０は、一般に、システム２００のオペレーティングシステムコードに含まれるが、独立したコードとすることもできる。

フラッシュメモリデバイス２１２以外のシステム２００の部品は、フラッシュメモリデバイス２１２のホスト２２０を構成する。大容量記憶装置２０８は、他にはいかなる目的にも使用されることのないフラッシュメモリアレイのセルをフラッシュメモリアレイの基準セルとして使用するためのコンピュータ可読ドライバコードを記憶するコンピュータ可読記憶媒体の例である。このようなコンピュータ可読記憶媒体の他の例は、このようなコードを記憶するＣＤなどの読み出し専用メモリを含む。

フラッシュメモリの基準セルをアドホック指定する方法、およびこの方法を使用するデバイスおよびシステムの限定された数の実施形態を説明した。当然のことながら、この方法、デバイスおよびシステムの多くの変形、変更および他の適用がなされてもよい。

Claims (15)

1. 複数のビット線と複数のワード線とで編成される複数のセルを含む不揮発性メモリを管理する方法であって、
   （ａ）前記ワード線のうちの２本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶するステップと、
   （ｂ）前記２本のワード線によって共有される前記ビット線のうちの１本において、
   （ｉ）前記１本のビット線および前記２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶するステップと、
   （ｉｉ）前記１本のビット線および前記２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するステップと、
   を含む方法。
2. 請求項１記載の方法において、
   前記ユーザデータが、前記基準セルを含む前記１本のビット線の前記セル以外のセルのみに記憶される方法。
3. 請求項１記載の方法において、
   前記第１および第２のワード線が、前記不揮発性メモリの共通ブロック内にある方法。
4. 請求項３記載の方法において、
   前記制御情報は、前記共通ブロックを管理するためのブロックレベル管理情報である方法。
5. 請求項１記載の方法において、
   前記第１および第２のワード線が、前記不揮発性メモリの別々のそれぞれのブロック内にある方法。
6. 請求項５記載の方法において、
   前記制御情報は、誤り訂正符号情報である方法。
7. 複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリのためのコントローラであって、
   （ａ）前記ワード線のうちの２本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶し、
   （ｂ）前記２本のワード線によって共有される前記ビット線のうちの１本において、
   （ｉ）前記１本のビット線および前記２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶し、かつ
   （ｉｉ）前記１本のビット線および前記２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するように動作するコントローラ。
8. フラッシュメモリデバイスであって、
   （ａ）複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、
   （ｂ）コントローラであって、
   （ｉ）前記ワード線のうちの２本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶し、
   （ｉｉ）前記２本のワード線によって共有される前記ビット線のうちの１本において、
   （Ａ）前記１本のビット線および前記２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶し、かつ
   （Ｂ）前記１本のビット線および前記２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するように動作するコントローラと、
   を備えるフラッシュメモリデバイス。
9. システムであって、
   （ａ）複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、
   （ｂ）前記フラッシュメモリのホストであって、
   （ｉ）メモリであって、
   （Ａ）前記ワード線のうちの２本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶するステップと、
   （Ｂ）前記２本のワード線によって共有される前記ビット線のうちの１本において、
   （Ｉ）前記１本のビット線および前記２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶するステップと、
   （ＩＩ）前記１本のビット線および前記２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するステップと、を含むステップによって前記フラッシュメモリを管理するためのコードを記憶するメモリと、
   （ｉｉ）前記コードを実行するためのプロセッサと、を含む前記フラッシュメモリのホストと、
   を備えるシステム。
10. 複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリを管理するためのコンピュータ可読コードをその上に具体化したコンピュータ可読記憶媒体であって、前記コンピュータ可読コードは、
    （ａ）前記ワード線のうちの２本のそれぞれの前記セルのそれぞれの部分にユーザデータを記憶するためのプログラムコードと、
    （ｂ）前記２本のワード線によって共有される前記ビット線のうちの１本において、
    （ｉ）前記１本のビット線および前記２本のワード線のうちの第１のワード線に共通するセルに制御情報を記憶し、かつ
    （ｉｉ）前記１本のビット線および前記２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するためのプログラムコードと、
    を含むコンピュータ可読記憶媒体。
11. 複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理する方法であって、
    （ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせるステップと、
    （ｂ）前記予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、
    を含む方法。
12. 複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリのコントローラであって、
    （ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせ、かつ
    （ｂ）前記予備のセルの残りの少なくとも一部を基準セルとして使用するように動作するコントローラ。
13. フラッシュメモリデバイスであって、
    （ａ）複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリと、
    （ｂ）コントローラであって、
    （ｉ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせ、かつ
    （ｉｉ）前記予備のセルの残りの少なくとも一部を基準セルとして使用するように動作するコントローラと、
    を備えるフラッシュメモリデバイス。
14. システムであって、
    （ａ）複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリと、
    （ｂ）前記フラッシュメモリのホストであって、
    （ｉ）メモリであって、
    （Ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせるステップと、
    （Ｂ）前記予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、を含むステップによって前記フラッシュメモリを管理するためのコードを記憶するメモリと、
    （ｉｉ）前記コードを実行するためのプロセッサと、を含む前記フラッシュメモリのホストと、
    を備えるシステム。
15. 複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理するコンピュータ可読コードをその上に具体化したコンピュータ可読記憶媒体であって、前記コンピュータ可読コードは、
    （ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせるためのプログラムコードと、
    （ｂ）前記予備のセルの残りの少なくとも一部を基準セルとして使用するためのプログラムコードと、
    を含むコンピュータ可読記憶媒体。

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