JP2011525680A5 - - Google Patents

Claims (12)

1. 複数のビット線と複数のワード線とで編成される複数のセルを含む不揮発性メモリを管理する方法であって、
   （ａ）前記ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶するステップと、
   （ｂ）２本のワード線によって共有されるビット線のうちの１本において、
   （ｉ）１本のビット線および２本のワード線のうちの第１のワード線に共通するセルに誤り訂正符号情報である制御情報を記憶するステップと、
   （ｉｉ）１本のビット線および２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するステップと、
   を含む方法。
2. 請求項１記載の方法において、
   前記ユーザデータが、基準セルを含む１本のビット線のセル以外のセルのみに記憶される方法。
3. 請求項１記載の方法において、
   前記第１および第２のワード線が、前記不揮発性メモリの共通ブロック内にある方法。
4. 請求項３記載の方法において、
   前記制御情報は、前記共通ブロックを管理するためのブロックレベル管理情報である方法。
5. 請求項１記載の方法において、
   前記第１および第２のワード線が、前記不揮発性メモリの別々のそれぞれのブロック内にある方法。
6. フラッシュメモリを管理するコンピュータ可読コードをその上に具体化したコンピュータ可読記憶媒体であって、前記コンピュータ可読コードは、請求項１〜５のいずれかにより定義された命令を含むコンピュータ可読記憶媒体。
7. フラッシュメモリデバイスであって、
   （ａ）複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、
   （ｂ）コントローラであって、
   （ｉ）前記ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶し、
   （ｉｉ）２本のワード線によって共有されるビット線のうちの１本において、
   （Ａ）１本のビット線および２本のワード線のうちの第１のワード線に共通するセルに誤り訂正符号情報である制御情報を記憶し、かつ
   （Ｂ）１本のビット線および２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するように動作するコントローラと、
   を備えるフラッシュメモリデバイス。
8. 請求項７記載のフラッシュメモリデバイスにおいて、
   前記フラッシュメモリは、ホストに接続されるフラッシュメモリデバイス。
9. 請求項８記載のフラッシュメモリデバイスにおいて、
   前記ホストは、メモリとプロセッサとを含むフラッシュメモリデバイス。
10. システムであって、
    （ａ）複数のビット線と複数のワード線とで編成される複数のセルを含むフラッシュメモリと、
    （ｂ）前記フラッシュメモリのホストであって、
    （ｉ）メモリであって、
    （Ａ）前記ワード線のうちの２本のそれぞれのセルのそれぞれの部分にユーザデータを記憶するステップと、
    （Ｂ）２本のワード線によって共有されるビット線のうちの１本において、
    （Ｉ）１本のビット線および２本のワード線のうちの第１のワード線に共通するセルに誤り訂正符号情報である制御情報を記憶するステップと、
    （ＩＩ）１本のビット線および２本のワード線のうちの第２のワード線に共通するセルを基準セルとして使用するステップと、を含むステップによって前記フラッシュメモリを管理するためのコードを記憶するメモリと、
    （ｉｉ）前記コードを実行するためのプロセッサと、を含む前記フラッシュメモリのホストと、
    を備えるシステム。
11. 複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリを管理する方法であって、
    （ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせるステップと、
    （ｂ）予備のセルの残りの少なくとも一部を基準セルとして使用するステップと、
    を含む方法。
12. 複数の本来のセルおよび複数の予備のセルを含むフラッシュメモリのコントローラであって、
    （ａ）どれがそれぞれの本来のセルを置き換えるのに使用された予備のセルかを判断するために前記フラッシュメモリに問い合わせ、かつ
    （ｂ）予備のセルの残りの少なくとも一部を基準セルとして使用するように動作するコントローラ。