CN111863077A - 存储装置、控制器以及操作控制器的方法 - Google Patents

Abstract

本公开涉及一种存储装置、控制器以及操作控制器的方法。在本公开的实施例中描述的控制器可以包括字线分组电路，该字线分组电路被配置为基于关于各个字线的编程时间的编程时间信息，将半导体存储器装置中的多个字线分组为多个字线组。另外，控制器可以包括超级页面配置电路，该超级页面配置电路被配置为基于关于字线组的字线组信息来配置包括一些字线的多个超级页面。本公开的实施例可以提供一种存储装置、控制器以及操作控制器的方法，能够使由于字线之中的编程时间的偏差而导致的编程性能劣化最小化。

Description

存储装置、控制器以及操作控制器的方法

相关申请的交叉引用

本申请要求于2019年4月30日向韩国知识产权局提交的申请号为10-2019-0050357的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。

技术领域

各个实施例总体涉及一种存储装置、控制器以及操作控制器的方法。

背景技术

存储装置基于诸如计算机和智能电话的主机的请求来存储数据。存储装置可以是将数据存储在诸如硬盘驱动器(HDD)的磁盘中的类型，或者是将数据存储在诸如固态驱动器(SDD)、通用闪存(UFS)装置或嵌入式MMC(eMMC)装置的非易失性存储器中的类型。

存储装置用来存储数据的非易失性存储器可以包括多个字线。在这些字线之中，与读取/编程有关的特性存在偏差。这种偏差发生在非易失性存储器的制造过程中，并且可与非易失性存储器的存储容量成比例地增大。

发明内容

各个实施例涉及一种存储装置、控制器以及操作控制器的方法，能够使由于字线之中的编程时间偏差而导致的编程性能劣化最小化。

一方面，本公开的实施例中描述的控制器可以包括字线分组电路，该字线分组电路被配置为基于关于各个字线的编程时间的编程时间信息将半导体存储器装置中的多个字线分组为多个字线组。

此外，控制器可以包括超级页面配置电路，该超级页面配置电路被配置为基于关于字线组的字线组信息来配置包括一些字线的多个超级页面。

另一方面，本公开的实施例中描述的存储装置可以包括半导体存储器装置，该半导体存储器装置包括多个字线。

此外，存储装置可以包括控制器，该控制器被配置为控制半导体存储器装置，并且该控制器可以包括字线分组电路，该字线分组电路被配置为基于关于各个字线的编程时间的编程时间信息，将半导体存储器装置中的多个字线分组为多个字线组。

此外，存储装置中包括的控制器可以包括超级页面配置电路，该超级页面配置电路被配置为基于关于字线组的字线组信息来配置包括一些字线的多个超级页面。

另一方面，本公开的实施例中描述的操作控制器的方法可以包括基于关于各个字线的编程时间的编程时间信息，将半导体存储器装置中的多个字线分组为多个字线组。

此外，操作控制器的方法可以包括基于关于字线组的字线组信息，配置包括一些字线的多个超级页面，其中任意一个超级页面中的字线都属于同一字线组。

编程时间信息可以包括编程脉冲计数值。

配置多个超级页面可以包括将多个字线之中不包括在任意一个超级页面中的至少一个字线配置为虚设字线。

虚设字线可以属于与参考字线所属的参考字线组不同的字线组，多个超级页面的任意一个中包括对应于与虚设字线相同的字线索引的参考字线。

当将虚设数据编程到虚设字线时，待施加到虚设字线的编程脉冲的数量小于或者等于阈值脉冲计数。

配置多个超级页面可以包括当配置任意一个超级页面的字线之中的一个字线是坏字线时，则在坏字线所属的字线组中为坏字线选择替换字线。

另一方面，本公开的实施例中描述的存储装置可以包括存储器装置，该存储器装置包括联接到多个字线的多个存储器单元。

此外，一种存储装置可以包括控制器，该控制器：确定分别待施加到字线的编程脉冲；基于编程脉冲将多个字线分为多个组；配置包括与每个组中的所选择的字线联接的单元的超级页面；并且将数据编程在超级页面。

本公开的实施例可以提供一种存储装置、控制器以及操作控制器的方法，能够使由于字线之中的编程时间偏差而导致的编程性能劣化最小化。

附图说明

图1是示出根据实施例的存储装置的配置的示图。

图2是示出图1中的半导体存储器装置的示图。

图3是示出图1中的控制器的主要组件的示图。

图4是示出配置常规超级页面的示例的示图。

图5是示出配置常规超级页面的另一示例的示图。

图6是示出根据实施例的配置超级页面的示例的示图。

图7是示出根据另一实施例的配置超级页面的另一示例的示图。

图8是示出图7中的虚设字线和普通字线的阈值电压分布的示例的示图。

图9是示出根据实施例的配置超级页面的又一示例的示图。

图10是示出根据实施例的操作控制器的方法的流程图。

具体实施方式

下面通过各个实施例并参照附图详细描述存储装置、控制器以及操作控制器的方法。注意的是，在整个说明书中，对“一个实施例”、另一实施例”等的参考不一定仅针对一个实施例，并且对任意这样的短语的不同参考不一定针对相同的实施例。

图1是示出根据实施例的存储装置100的配置的示图。

参照图1，存储装置100可以包括半导体存储器装置110和控制器120。

半导体存储器装置110可以存储数据。半导体存储器装置110响应于控制器120的控制来操作。半导体存储器装置110可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。

半导体存储器装置110可以是双倍数据速率(DDR)同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。

半导体存储器装置110可以实现为三维阵列结构。本公开的实施例不仅可以应用于其中电荷存储层由导电浮栅(FG)配置的闪速存储器装置，而且可以应用于其中电荷存储层由电介质层配置的电荷撷取闪存(CTF)。

半导体存储器装置110被配置为从控制器120接收命令和地址，并访问存储器单元阵列中的由地址选择的区域。换句话说，半导体存储器装置110可以对由地址选择的区域执行与命令相对应的操作。

例如，半导体存储器装置110可以执行编程操作、读取操作和擦除操作。在编程操作中，半导体存储器装置110可以将数据编程到由地址选择的区域。在读取操作中，半导体存储器装置110可以从由地址选择的区域读取数据。在擦除操作中，半导体存储器装置110可以擦除由地址选择的区域中存储的数据。

半导体存储器装置110可以在其中包括多个存储块，例如n个存储块，其中n是自然数。这样的存储块可以分别由参考标号BLK1、BLK2、...、BLKn来指定。

半导体存储器装置110可以包括多个存储器管芯，每个存储器管芯可以包括多个平面，并且每个平面可以包括多个存储块。

半导体存储器装置110中的存储块中的每一个可以包括多个字线。一个字线可以表示执行读取和/或编程的单位，并且可以对应于一个页面。

控制器120可以根据主机50的请求或者在无主机50的请求的情况下控制半导体存储器装置110的操作。例如，控制器120可以控制半导体存储器装置110的写入操作、读取操作、擦除操作和后台操作。例如，后台操作可以包括垃圾收集(GC)操作、损耗均衡(WL)操作、坏块管理(BBM)操作等。

控制器120可以包括主机接口121、处理器122、闪存接口123、随机存取存储器(RAM)124、字线分组电路125、超级页面配置电路126和总线127。

主机接口121提供与主机50通信的接口。当从主机50接收命令时，控制器120可以通过主机接口121接收该命令，然后，可以执行处理所接收的命令的操作。

处理器122可以控制控制器120的一般操作，并且可以执行逻辑计算。处理器122可以通过主机接口121与主机50通信，并且可以通过闪存接口123与半导体存储器装置110通信。

处理器122可以执行闪存转换层(FTL)的功能。处理器122可以通过闪存转换层(FTL)将由主机50提供的逻辑块地址(LBA)转换成物理块地址(PBA)。闪存转换层(FTL)可以通过使用映射表来接收逻辑块地址(LBA)并将逻辑块地址(LBA)转换为物理块地址(PBA)。根据映射单元，闪存转换层有多种地址映射方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。

处理器122被配置为随机化从主机50接收的数据。例如，处理器122可以通过使用随机化种子来随机化从主机50接收的数据。将作为待存储数据的随机化数据被提供给半导体存储器装置110，并且被编程到存储器单元阵列。

处理器122被配置为在读取操作中对从半导体存储器装置110接收的数据进行去随机化。例如，处理器122可以通过使用去随机化种子对从半导体存储器装置110接收的数据进行去随机化。可将去随机化的数据输出到主机50。

处理器122可以在启动时驱动RAM 124中加载的固件来控制控制器120的一般操作并执行逻辑计算。

闪存接口123提供与半导体存储器装置110通信的接口。

RAM 124可以存储驱动控制器120所需的固件、程序代码、命令或数据。RAM 124可以是SRAM或DRAM。

字线分组电路125可以基于关于各个字线的编程时间的信息将半导体存储器装置110中的多个字线分组为多个字线组。

将数据编程在半导体存储器装置110中的多个字线的每一个中所需的时间，即编程时间tPROG，在字线与字线之间是不同的。例如，当半导体存储器装置110是3D NAND闪速存储器时，随着配置3D NAND闪速存储器的堆叠的数量增加(例如，32个堆叠->64个堆叠->96个堆叠->...)，字线之中的编程时间的偏差进一步增大。

在上述闪存转换层(FTL)中基于超级页面执行编程的情况下，上述字线之中的编程时间的偏差可以是导致编程性能劣化的原因。

超级页面可以包括多个字线。超级页面是逻辑页面，一个超级页面中的字线不必在物理上彼此相邻。因此，在一个超级页面中的各个字线在特性(例如，编程时间)方面可以彼此不同。此外，一个超级页面中的字线的数量可以动态地改变，并且一个超级页面中的字线可以动态地改变。

可以基于特定标准(例如，每个字线所属的存储器管芯或块的索引)通过各种方法中的任意一种来配置超级页面。例如，配置超级页面的每个字线可以分别包括在不同的存储器管芯中。

在这方面，在基于每个字线所属的存储器管芯或块的索引或每个字线的索引配置超级页面的情况下，不考虑各个字线的编程时间的偏差，超级页面的编程性能会下降。

例如，假设在一个超级页面SP中包括四个字线A、B、C和D。

如果字线A、B和C的编程时间是t并且字线D的编程时间是T(其中T>t)，则将数据编程到超级页面SP的总编程时间由字线D的编程时间T确定。这是因为当将数据编程到超级页面SP时，数据被分布式地编程到超级页面SP中的各个字线，并且当数据被完全编程到具有最长编程时间的字线中时，整个超级页面SP的编程操作完成，其中在本示例中最长编程时间的字线为字线D。

以这种方式，在一个超级页面中的字线的编程时间不同的情况下，由于超级页面的编程时间由编程时间最长的字线确定，因此超级页面的整体编程性能劣化。

为了避免或最小化这种劣化，必须使配置一个超级页面的字线之中的编程时间的偏差最小化。

为此，字线分组电路125可以基于关于各个字线的编程时间的信息将半导体存储器件110中的多个字线分组为多个字线组。

例如，字线分组电路125可以基于K个阈值时间值来对多个字线进行分组，其中，K是自然数。具体地，假设K个阈值时间值是Th1、Th2、...、ThK(其中Th1<Th2<...<ThK)，则字线分组电路125可以将编程时间小于或等于Th1的字线分组为第一字线组。此外，字线分组电路125可以将编程时间超过Th1且小于Th2的字线分组为第二字线组。此外，字线分组电路125可以将编程时间超过Th2且小于Th3的字线分组为第三字线组。通过重复该过程直到编程时间超过ThK的字线被分组为第(K+1)字线组，字线分组电路125可以对多个字线进行分组。

对于另一实例，字线分组电路125可以设置K个阈值时间范围，并且可以将编程时间属于特定阈值时间范围的字线分组为一个字线组，其中K是自然数。具体地，字线分组电路125可以将编程时间在Th1至Th1'内的字线分组为第一字线组。此外，字线分组电路125可以将编程时间在Th2至Th2'内的字线分组为第二字线组。字线分组电路125可以重复该过程，直到编程时间在ThK至ThK'内的字线被分组为第K字线组为止。

如果如上述示例中那样对字线进行分组，则属于同一字线组的字线的编程时间彼此相似。因此，如果超级页面仅由属于一个字线组的字线配置，则可以使配置该超级页面的字线之中的编程时间的偏差最小化。

超级页面配置电路126可以基于关于由字线分组电路125生成的字线组的信息，在半导体存储器装置110中配置包括多个字线之中的一些字线的多个超级页面。一个超级页面中的字线可以属于同一字线组。

后面将参照图4至图7详细描述超级页面配置电路126在半导体存储器装置110中配置包括多个字线之中的一些字线的多个超级页面的示例。

上述的字线分组电路125和超级页面配置电路126可以集成到一个模块中。

可替代地，字线分组电路125和超级页面配置电路126可以通过与处理器122集成在一起的一个处理单元来实现。

可替代地，字线分组电路125和超级页面配置电路126可以以处理器122执行包括指示字线分组电路125和超级页面配置电路126的操作的命令的固件的方案实现。

总线127可以被配置为提供控制器120的组件之间的通道。

图2是示出图1中的半导体存储器装置110的示图。

参照图2，半导体存储器装置110可以包括电压生成器111、地址解码器112、存储器单元阵列113、控制逻辑114、数据读取和写入(读取/写入)电路115和数据输入输出(输入/输出)电路116。

存储器单元阵列113包括多个存储块。多个存储块通过行线RL联接到地址解码器112。多个存储块通过位线BL[1:m]联接到数据读取/写入电路115。

如上参照图1所述，多个存储块中的每一个可以包括多个字线，并且可以通过控制器120的超级页面配置电路126来配置包括多个字线之中的一些字线的多个超级页面。

多个存储块中的每一个存储块包括多个存储器单元。多个存储器单元可以是易失性存储器单元或非易失性存储器单元。在多个存储器单元之中，联接到同一字线的存储器单元被定义为一个页面。也就是说，存储器单元阵列113可以由多个页面来配置。

存储器单元阵列113中的多个存储块中的每一个可以包括多个虚设单元。虚设单元中的至少一个可以串联联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。

存储器单元阵列113中的每个存储器单元可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。

地址解码器112通过行线RL联接到存储器单元阵列113。行线RL可以包括漏极选择线、字线、源极选择线和共源线。

地址解码器112被配置为响应于控制逻辑114的控制来操作。地址解码器112从控制逻辑114接收地址ADDR。

地址解码器112被配置为解码所接收的地址ADDR中的块地址。地址解码器112根据解码的块地址在存储块之中选择至少一个存储块。地址解码器112被配置为解码所接收的地址ADDR中的行地址。地址解码器112可以根据解码的行地址将从电压生成器111提供的电压施加到至少一个字线WL，从而可以在所选择的存储块中选择至少一个字线。

在编程操作中，地址解码器112可以将编程电压施加到所选择的字线，并且可以将小于编程电压的通过电压施加到未选择的字线。在编程验证操作中，地址解码器112可以将验证电压施加到所选择的字线，并且可以将大于验证电压的验证通过电压施加到未选择的字线。

在读取操作中，地址解码器112可以将读取电压施加到所选择的字线，并且可以将大于读取电压的通过电压施加到未选择的字线。

半导体存储器装置110的擦除操作是基于存储块执行的。在擦除操作中，输入到半导体存储器装置110的地址ADDR包括块地址。地址解码器112可以对块地址进行解码，并且可以根据经解码的块地址来选择一个存储块。在擦除操作中，地址解码器112可以将接地电压施加到与所选择的存储块联接的字线。

地址解码器112可以被配置为对所接收的地址ADDR中的列地址进行解码。经解码的列地址(DCA)可以被传送到数据读取/写入电路115。例如，地址解码器112可以包括诸如行解码器、列解码器和地址缓冲器的组件。

电压生成器111被配置为通过使用供应到半导体存储器装置110的外部电源电压来生成多个电压。电压生成器111响应于控制逻辑114的控制来操作。

电压生成器111可以通过调节外部电源电压来生成内部电源电压。通过电压生成器111生成的内部电源电压用作半导体存储器装置110的操作电压。

电压生成器111可以通过使用外部电源电压或内部电源电压来生成多个电压。电压生成器111可以被配置为生成用于半导体存储器装置110的各种电压。例如，电压生成器111可以生成多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。

例如，电压生成器111可以包括接收内部电源电压的多个泵浦电容器。电压生成器111可以响应于控制逻辑114的控制通过选择性地激活多个泵浦电容器来生成多个电压。多个所生成的电压可以通过地址解码器112供应到存储器单元阵列113。

数据读取/写入电路115可以包括第一页面缓冲器至第m页面缓冲器，页面缓冲器分别通过第一至第m位线BL[1:m]联接到存储器单元阵列113。第一至第m页面缓冲器响应于控制逻辑114的控制来操作。

第一至第m页面缓冲器执行与数据输入/输出电路116的数据通信。在编程操作中，第一至第m页面缓冲器通过数据输入/输出电路116接收待被存储的数据DATA。

在编程操作中，当将编程脉冲施加到所选择的字线时，第一至第m页面缓冲器可以通过位线BL将待被存储的数据DATA，即通过数据输入/输出电路116接收到的数据DATA传送到所选择的存储器单元。根据传送的数据DATA对所选择的页面的存储器单元进行编程。与施加编程许可电压(例如，接地电压)的位线联接的存储器单元可以具有增大的阈值电压。与施加编程禁止电压(例如，电源电压)的位线联接的存储器单元的阈值电压可被保持。在编程验证操作中，第一至第m页面缓冲器通过位线BL从所选择的存储器单元读取页面数据。

在读取操作中，数据读取/写入电路115通过位线BL从所选择的页面的存储器单元读取数据DATA，并将所读取的数据DATA输出到数据输入/输出电路116。

在擦除操作中，数据读取/写入电路115可以使位线BL浮置。作为实施例，数据读取/写入电路115可以包括列选择电路。

数据输入/输出电路116通过数据线联接到第一至第m页面缓冲器。数据输入/输出电路116响应于控制逻辑114的控制而操作。

数据输入/输出电路116可以包括接收待输入的数据的多个输入/输出缓冲器(未示出)。在编程操作中，数据输入/输出电路116从外部控制器(未示出)接收待被存储的数据DATA。在读取操作中，数据输入/输出电路116将从数据读取/写入电路115中的第一到第m页面缓冲器传送的数据输出到外部控制器。

控制逻辑114可以联接到地址解码器112、电压生成器111、数据读取/写入电路115和数据输入/输出电路116。控制逻辑114可以被配置为控制半导体存储器装置110的一般操作。控制逻辑114可以响应于从外部装置接收的命令CMD而操作。

图3是示出图1中的控制器120的主要组件的示图。

参照图3，字线分组电路125可以基于关于各个字线的编程时间的信息(编程时间信息)，将半导体存储器装置110中的多个字线分组为多个字线组。各个字线的编程时间信息可以表示联接至各个字线的单元的编程时间。

测量半导体存储器装置110中的字线的编程时间的时间点的示例如下。

例如，当制造半导体存储器装置110时，可以在半导体存储器装置110的测试过程中通过单独的测试工具来测量字线的编程时间。

再例如，可以在每个周期测量字线的编程时间，该周期可以由控制器120预先设定。

又例如，在控制器120从主机50接收指示测量字线的编程时间的命令的情况下，可以测量字线的编程时间。

此外，存储关于字线的编程时间的信息的位置的示例如下。

例如，这种信息可以存储在半导体存储器装置110中，并且字线分组电路125可以获得关于存储在半导体存储器装置110中的字线的编程时间的信息。

再例如，字线的编程时间信息可以存储在控制器120内的储存器中(例如，控制器120中的RAM 124)，或者可以存储在与控制器120分开的储存器中。

又例如，字线的编程时间信息可以包括在处理器122的固件或设置信息中。具体地，在半导体存储器装置110的测试过程中由测试工具测量的字线的编程时间信息可以包括在处理器122的固件或设置信息中。当处理器122驱动固件时，可以从处理器122的固件或设置信息中获得字线的编程时间信息。

此外，字线的编程时间信息可以配置如下。

例如，字线的编程时间信息可以包括施加到字线的编程脉冲计数值。

当将数据编程到每个字线时，可以采用诸如增量步进脉冲编程(ISPP)的方案。根据ISPP方案，可以使用重复地执行施加编程脉冲然后验证编程结果的操作。

因此，随着编程脉冲计数，即在编程数据中施加编程脉冲的次数的增大，总编程时间也会增加。因此，可以通过使用字线的编程脉冲计数值来计算编程时间。

如上参照图1所述，超级页面配置电路126可以基于关于通过字线分组电路125生成的字线组的信息，配置包括半导体存储器装置110中的字线之中的一些字线的多个超级页面。

具体地，超级页面配置电路126可以配置超级页面，使得一个超级页面中的字线属于同一字线组。为此，超级页面配置电路126可以使用关于在字线分组电路125中分组的字线组信息。

参照图4和图5描述配置常规超级页面，并且参照图6至图9描述由超级页面配置电路126配置超级页面的示例。

当配置超级页面时，超级页面配置电路126可以执行控制，以使得在半导体存储器装置110中的多个字线之中，字线组中的任意一个中的所有字线都包括在任意一个超级页面中。在这种情况下，如果任意一个字线属于特定的字线组，则由于相应的字线必然属于任意一个超级页面，因此其不会成为虚设字线。

另一方面，当配置超级页面时，超级页面配置电路126可以将半导体存储器装置110中的多个字线之中不包括在多个超级页面中的任意一个中的字线之中的至少一些字线配置为虚设字线。虚设数据可以存储在与被配置为虚设字线的字线联接的单元中。可不对相应的虚设字线执行诸如读取和编程的操作。因此，如果性能较低的字线(例如，具有相当长的编程时间的字线)变为虚设字线，则可以不会引起对相应的字线执行诸如读取和编程的操作而发生的延迟。

根据本公开的实施例，下面参照图7来描述一些字线被配置为虚设字线的同时由超级页面配置电路126配置超级页面的示例。

此外，当配置超级页面时，如果配置超级页面的字线之中的一个字线是坏字线，则超级页面配置电路126可以在坏字线所属的字线组中为坏字线选择替换字线。

根据本公开的实施例，参照图9来描述在配置超级页面的字线之中的至少一个字线是坏字线(坏WL)的情况下确定替换字线的示例。在图4至图9中，假设半导体存储器装置110中包括四个存储器管芯DIE0、DIE1、DIE2和DIE3，每一个存储器管芯包括四个平面Plane0、Plane1、Plane2和Plane3。此外，假设每个存储器管芯包括字线WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7、...。

然而，要注意的是，本发明不限于在图4至图9的描述中假设的存储器管芯和平面的特定数量；相反，这些数字仅代表一个示例。半导体存储器装置110中的存储器管芯、平面和字线的数量不限于特定值。

图4是示出配置常规超级页面的示例的示图。

在这种情况下，一个超级页面中可以包括在各个存储器管芯中的字线之中具有相同字线索引的字线。

例如，超级页面0SP0可以包括管芯DIE0的字线WL0、管芯DIE1的字线WL0、管芯DIE2的字线WL0和管芯DIE3的字线WL0。超级页面1SP1可以包括管芯DIE0的字线WL1、管芯DIE1的字线WL1、管芯DIE2的字线WL1和管芯DIE3的字线WL1。超级页面2SP2可以包括管芯DIE0的字线WL2、管芯DIE1的字线WL2、管芯DIE2的字线WL2和管芯DIE3的字线WL2。超级页面3SP3可以包括管芯DIE0的字线WL3、管芯DIE1的字线WL3、管芯DIE2的字线WL3和管芯DIE3的字线WL3。超级页面4SP4可以包括管芯DIE0的字线WL4、管芯DIE1的字线WL4、管芯DIE2的字线WL4和管芯DIE3的字线WL4。

在以上述方式配置超级页面的情况下，不考虑一个超级页面中的字线的编程时间。

参照图5至图9，描述考虑字线的编程时间的超级页面的配置。

在下文中，参照图5至图9，以基于编程时间将字线分组为两个字线组的情况为例进行描述。属于字线组1WL组1的每个字线的编程时间tPROG小于或等于阈值时间值Thr。属于字线组2WL组2的每个字线的编程时间tPROG大于阈值时间值Thr。在关于编程时间的信息包括编程脉冲计数值的情况下，阈值时间值Thr也可以由编程脉冲计数值指示。

在本公开的实施例中，字线组的数量不限于特定值，并且字线可以被分组为两个或更多个字线组。

图5是示出配置常规超级页面的另一示例的示图。

参照图5，以与图4中相同的方式，在各个存储器管芯中具有相同字线索引的字线可以被配置为一个超级页面。

所有超级页面SP0、SP1、SP2、SP3和SP4都包括属于字线组2的一个或多个字线。

具体地，超级页面0SP0包括属于字线组2的管芯DIE1的字线WL0。超级页面1SP1包括属于字线组2的管芯DIE2的字线WL1。

如上参照图1所述，由于超级页面的整体编程性能由编程时间最长的字线确定，因此所有超级页面0、1、2、3和4均由于存在编程时间最长的字线而使它们的整体编程性能劣化。

因此，为了提高超级页面的整体编程性能，需要通过仅根据编程时间小于或等于阈值时间值的字线来配置超级页面以及通过仅根据编程时间长于阈值时间值的字线来配置超级页面，从而优化超级页面的性能。

图6是示出根据实施例的配置超级页面的示例的示图。

参照图6，任意一个超级页面中的所有字线都属于同一字线组。也就是说，超级页面仅包括编程时间小于或等于阈值时间值的字线，或者仅包括编程时间长于阈值时间值的字线。

在图6中，超级页面0SP0包括管芯DIE0的字线WL0、管芯DIE1的字线WL1、管芯DIE2的字线WL0和管芯DIE3的字线WL0。与包括作为编程时间长于阈值时间值的字线的管芯DIE1的字线WL0的图5的超级页面0相比，图6的超级页面0中的所有字线都是编程时间小于或等于阈值时间值的字线。

以相同的方式，超级页面1SP1包括管芯DIE0的字线WL1、管芯DIE1的字线WL2、管芯DIE2的字线WL2和管芯DIE3的字线WL1作为编程时间小于或等于阈值时间值的字线。

以相同的方式，超级页面2SP2包括管芯DIE0的字线WL2、管芯DIE1的字线WL3、管芯DIE2的字线WL3和管芯DIE3的字线WL3作为编程时间小于或等于阈值时间值的字线。

与超级页面0、1和2相反，超级页面3SP3包括管芯DIE0的字线WL3、管芯DIE1的字线WL4、管芯DIE2的字线WL4和字管芯DIE3的线WL4作为编程时间长于阈值时间值的字线。

也就是说，图6的超级页面与图5的超级页面的不同之处在于，配置图6的每个超级页面的所有字线都属于同一字线组。

如果如图6所示配置超级页面，则由于图6的所有超级页面0、1和2仅包括编程时间小于或等于阈值时间值的字线，因此不会发生如图5的超级页面中的由于编程时间长于阈值时间值的字线而导致的性能劣化。由于图6的超级页面3包括编程时间长于阈值时间值的字线，因此其具有与图5的超级页面3相同的编程性能。

换句话说，因为与图5的超级页面0、1和2相比，图6的超级页面0、1和2的编程性能得到了提高，所以可以看出，当如图6所示配置超级页面时，与如图5所示配置超级页面时相比，整体编程性能得到了提高。

图7是示出根据实施例的配置超级页面的另一示例的示图。

图7中配置超级页面的方法与以上参照图6描述的配置超级页面的方法相同，但是不同之处在于，当超级页面配置电路126配置超级页面时，将不包括在超级页面之中的任意一个中的字线之中的至少一些字线配置为虚设字线。

具体地，可以将不属于任意超级页面的管芯DIE1的字线WL0、管芯DIE2的字线WL1和管芯DIE3的字线WL2设置为虚设字线。对于虚设字线，对虚设数据进行编程，并且没有编程有效数据。

举例来说，相对于对应于与虚设字线相同的字线索引并且包括在多个超级页面之中的任意一个中的参考字线，超级页面配置电路126可以配置所属的字线组与参考字线所属的字线组不同的字线作为虚设字线。即，在这种情况下，虚设字线属于与参考字线所属的字线组不同的字线组。例如，与此不同的是，在与相同字线索引WL0相对应的字线之中，属于超级页面0SP0的管芯DIE0的字线WL0、管芯DIE2的字线WL0和管芯DIE3的字线WL0属于字线组1，管芯DIE1的字线WL0属于字线组2。因此，超级页面配置电路126可以将属于与被选择为参考字线的管芯DIE0的字线WL0所属的字线组1不同的字线组的管芯DIE1的字线WL0配置为虚设字线。

以相同的方式，超级页面配置电路126可以将在与字线索引WL1相对应的字线之中、不属于第一字线组1的管芯DIE2的字线WL1配置为虚设字线，其中属于超级页面1SP1的管芯DIE0的参考字线WL1属于该第一字线组1。

因为虚设数据被编程到虚设字线，所以当将数据编程到虚设字线时，不必通过以与ISPP相同的方式重复施加编程脉冲来使虚设字线的各个单元的阈值电压分布的宽度狭窄地形成。

因此，当将数据编程到虚设字线时，施加到虚设字线的编程脉冲的数量可以小于或等于可以预设的阈值脉冲计数。

例如，当在阈值脉冲计数为1的情况下将数据编程到虚设字线时，可以仅对连接到虚设字线的每个单元的控制栅极(CG)施加一次编程偏压。

这样，当将数据编程到虚设字线时，通过限制施加到虚设字线的编程脉冲的数量，可以缩短将数据编程到虚设字线所需的时间，并且可以减少将数据编程到虚设字线时产生的电流量。

图8是示出图7中的虚设字线和正常字线的阈值电压分布的示例的示图。

参照图8，在虚设字线“虚设WL”的情况下，由于施加的编程脉冲的数量受到限制，因此各个单元的阈值电压分布的宽度较宽。另一方面，在与虚设字线不同的、编程有效数据的正常字线“正常WL”的情况下，由于可以施加多次编程脉冲，因此各个单元的阈值电压分布的宽度较窄。

图9是示出根据实施例的配置超级页面的又一示例的示图。

假设超级页面0SP0包括管芯DIE0的字线WL1、管芯DIE1的字线WL1、管芯DIE2的字线WL2和管芯DIE3的字线WL1。

在配置超级页面的字线之中可能出现坏字线。如果将数据编程到坏字线，则编程可能会发生失败。因此，坏字线不能被包括在超级页面中。

在图9中，假设在配置超级页面0的字线之中，管芯DIE1的字线WL1是坏字线。

在这种情况下，超级页面配置电路126可以通过为作为坏字线的管芯DIE1的字线WL1选择替换字线来新配置超级页面0'SP0'。

超级页面配置电路126可以在坏字线所属的字线组1中为作为坏字线的管芯DIE1的字线WL1选择替换字线。

具体地，由于管芯DIE1的字线WL0和与管芯DIE1的字线WL1相邻的管芯DIE1的字线WL2是属于字线组2的字线，因此它们不属于字线组1，其中属于超级页面0的字线属于该字线组1。如果选择管芯DIE1的字线WL0或管芯DIE1的字线WL2作为替换字线，则由于替换字线的存在而使超级页面0的编程性能劣化。

因此，超级页面配置电路126可以选择管芯DIE1的坏字线WL1所属的字线组1的管芯DIE1的字线WL3，而不是管芯DIE1的字线WL0和管芯DIE1的字线WL2，作为替换字线。在这种情况下，由于新配置的超级页面0'仅包括编程时间小于或等于阈值时间值的字线，因此可以防止编程性能劣化。

图10是示出根据实施例的操作控制器120的方法的流程图。

在以上参照图1描述由存储装置100中的控制器120执行的这种方法。

参照图10，首先，控制器120的字线分组电路125可以基于各个字线的编程时间信息，将半导体存储器装置110中的多个字线分组为多个字线组(S1010)。

如上所述，编程时间信息可以包括编程脉冲计数值。

控制器120的超级页面配置电路126可以基于关于字线分组电路125生成的字线组的编程时间信息，配置包括半导体存储器装置110中的多个字线之中的一些字线的多个超级页面(S1020)。任意一个超级页面中的字线可以属于同一字线组。

另一方面，如上参照图7所述，超级页面配置电路126可以将半导体存储器装置110中的多个字线之中的不包括在多个超级页面的任意一个中的字线之中的至少一些字线配置为虚设字线。

相对于对应于与虚设字线相同的字线索引并且包括在多个超级页面之中的任意一个中的参考字线，虚设字线可以属于与该参考字线所属的字线组不同的字线组。

当将虚设数据编程到虚设字线时，待施加到虚设字线的编程脉冲的数量可以小于或等于可以预设的阈值脉冲计数。

此外，如上参照图9所述，如果配置超级页面的字线之中的一个字线是坏字线，则超级页面配置电路126可以在坏字线所属的字线组中为坏字线选择替换字线。

从以上描述中显而易见的是，通过本公开的实施例，可以提供一种存储装置、控制器以及操作控制器的方法，能够使由于字线之中的编程时间的偏差而导致的编程性能劣化最小化。

尽管已经示出和描述了本公开的实施例，但是根据本公开，本领域技术人员将理解的是，在不脱离本发明的范围和精神的情况下，可以进行各种修改、添加和替换。因此，本文公开的实施例应仅在描述性意义上考虑，而应限制技术范围。本发明的精神和范围由所附权利要求及其等同物限定。

Claims (15)

1.一种控制器，所述控制器控制半导体存储器装置，包括：

字线分组电路，基于关于各个字线的编程时间的编程时间信息，将所述半导体存储器装置中的多个字线分组为多个字线组；以及

超级页面配置电路，基于关于所述多个字线组的字线组信息来配置包括所述多个字线中的一些字线的多个超级页面，

其中任意一个超级页面中的字线属于同一字线组。

2.根据权利要求1所述的控制器，其中所述编程时间信息包括编程脉冲计数值。

3.根据权利要求1所述的控制器，其中所述超级页面配置电路将所述多个字线之中的不包括在所述多个超级页面之中的任意一个中的至少一个字线配置为虚设字线。

4.根据权利要求3所述的控制器，其中所述虚设字线属于与参考字线所属的参考字线组不同的字线组，所述多个超级页面之中的任意一个中包括对应于与所述虚设字线相同的字线索引的参考字线。

5.根据权利要求3所述的控制器，其中当将虚设数据编程到所述虚设字线时，待施加到所述虚设字线的编程脉冲的数量小于或等于阈值脉冲计数。

6.根据权利要求1所述的控制器，其中如果配置任意一个超级页面的字线之中的一个字线是坏字线，则所述超级页面配置电路在所述坏字线所属的字线组中为所述坏字线选择替换字线。

7.根据权利要求1所述的控制器，其中所述超级页面配置电路进行控制，以使所述多个字线组之中的任意一个中的每个字线都包括在任意一个超级页面中。

8.一种存储装置，包括：

半导体存储器装置，包括多个字线；以及

控制器，控制所述半导体存储器装置，

其中所述控制器包括：

字线分组电路，基于关于各个字线的编程时间的编程时间信息，将所述多个字线分组为多个字线组；以及

超级页面配置电路，基于关于所述多个字线组的字线组信息来配置包括所述多个字线中的一些字线的多个超级页面，

其中任意一个超级页面中的字线属于同一字线组。

9.根据权利要求8所述的存储装置，其中所述编程时间信息包括编程脉冲计数值。

10.根据权利要求8所述的存储装置，其中所述超级页面配置电路将所述多个字线之中的不包括在所述多个超级页面中的任意一个中的至少一个字线配置为虚设字线。

11.根据权利要求10所述的存储装置，其中所述虚设字线属于与参考字线所属的参考字线组不同的字线组，所述多个超级页面之中的任意一个中包括对应于与所述虚设字线相同的字线索引的参考字线。

12.根据权利要求10所述的存储装置，其中当将虚设数据编程到所述虚设字线时，待施加到所述虚设字线的编程脉冲的数量小于或等于阈值脉冲计数。

13.根据权利要求8所述的存储装置，其中如果配置任意一个超级页面的字线之中的一个字线是坏字线，则所述超级页面配置电路在所述坏字线所属的字线组中为所述坏字线选择替换字线。

14.根据权利要求8所述的存储装置，其中所述超级页面配置电路进行控制，以使所述多个字线组中的任意一个中的每个字线都包括在任意一个超级页面中。

15.一种存储装置，包括：

存储器装置，包括联接到多个字线的多个存储器单元；以及

控制器，所述控制器：

确定分别待施加到所述多个字线的编程脉冲；

基于所述编程脉冲将所述多个字线分为多个组；

配置包括与所述多个组中的每一个中的所选择的字线联接的单元的超级页面；以及

将数据编程到所述超级页面。

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