CN111798892A - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。一种存储器装置包括：存储块，其联接到多条字线；外围电路，其用于对存储块的所选存储器单元执行感测操作，所述所选存储器单元联接到所述多条字线中的所选字线；字线电压控制器，其用于控制施加到所选字线的感测电压以对所选存储器单元执行感测操作，并且被配置为控制施加到联接到存储块的所述多条字线中的所选字线和未选字线的通过电压；以及位线控制信号发生器，其用于在通过电压被施加到所选字线和未选字线的同时，控制外围电路将沟道预充电电压施加到联接到所选存储器单元的各条位线。

Description

存储器装置及其操作方法
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种存储器装置及其操作方法。
背景技术
存储装置被配置为存储数据。存储装置是在诸如计算机、智能电话或智能平板的主机装置的控制下的装置。存储装置包括被配置为将数据存储在诸如硬盘驱动器(HDD)的磁盘上的装置以及被配置为将数据存储在诸如固态驱动器(SSD)或存储卡的半导体存储器(即，非易失性存储器)上的装置。
存储装置可包括被配置为存储数据的存储器装置以及被配置为控制存储器装置的存储控制器。存储器装置被分类为易失性存储器装置和非易失性存储器装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
存储器装置可执行编程操作、读操作或擦除操作。存储器装置可在编程操作之后执行验证操作或读操作。当感测操作完成时，可在存储器装置中执行均衡操作。均衡操作可以是使字线和位线放电的操作。在均衡操作中，沟道的电位可从小于0的值改变为0。由于沟道的电位通过均衡操作变为0V，所以可发生干扰现象。
发明内容
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储块，其联接到多条字线；外围电路，其被配置为对存储块的所选存储器单元执行感测操作，所选存储器单元联接到多条字线中的所选字线；字线电压控制器，其被配置为控制施加到所选字线的感测电压以对所选存储器单元执行感测操作并且被配置为控制施加到联接到存储块的多条字线中的所选字线和未选字线的通过电压；以及位线控制信号发生器，其被配置为在通过电压被施加到所选字线和未选字线的同时，控制外围电路将沟道预充电电压施加到联接到所选存储器单元的各条位线。
根据本公开的另一方面，提供了一种操作包括联接到多条字线的存储块的存储器装置的方法，该方法包括以下步骤：通过将感测电压施加到多条字线中的所选字线并将通过电压施加到未选字线来执行感测操作；以及通过将通过电压施加到所选字线并将沟道预充电电压施加到联接到存储器单元的位线来执行沟道预充电操作，所述存储器单元联接到所选字线。
附图说明
现在将在下文参照附图更充分地描述示例实施方式；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出存储装置的框图。
图2是示出图1所示的存储器装置的结构的图。
图3是示出存储块的图。
图4是示出图1所示的存储器装置的页缓冲器组中所包括的各个页缓冲器的配置的图。
图5是示出施加到多条字线以及多个页缓冲器中的每一个中所包括的多个晶体管的信号以及在均衡操作中发生的沟道负升压的图。
图6是示出在存储器单元切断时发生沟道负升压的过程的图。
图7是示出存储器单元的切断时间的图。
图8是示出根据本公开的实施方式的将沟道预充电电压施加到位线的方法的图。
图9是示出根据本公开的另一实施方式的将沟道预充电电压施加到位线的方法的图。
图10是示出在沟道预充电电压被施加到位线之后改变的位线电位和沟道电位的图。
图11是示出根据本公开的实施方式的存储器装置的操作的图。
图12是示出根据本公开的实施方式的存储器装置的操作的图。
图13是示出根据本公开的实施方式的存储器装置的操作的图。
图14是示出根据本公开的实施方式的存储器装置的操作的图。
图15是示例性地示出根据本公开的实施方式的应用存储装置的固态驱动器(SSD)系统的框图。
具体实施方式
为了描述基于本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。基于本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
基于本公开的概念的实施方式可被不同地修改并具有各种形状。因此，实施方式示出于附图中并旨在于本文中详细描述。然而，基于本公开的概念的实施方式不应被解释为限于指定的公开，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，诸如“在...之间”、“紧接在...之间”或“与...相邻”和“与...直接相邻”的描述组件之间的关系的其它表达可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文清楚地另外指示，否则本公开中的单数形式也旨在包括复数形式。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。
在描述那些实施方式时，将省略对本公开所属领域熟知并且不与本公开直接相关的技术的描述。
以下，将参照附图详细描述本公开的示例性实施方式以便本领域技术人员能够容易地实现本公开的技术精神。
实施方式提供一种在感测操作之后将沟道预充电电压施加到位线以对存储器单元的沟道进行预充电的存储器装置以及该存储器装置的操作方法。
图1是示出存储装置的框图。
参照图1，存储装置50可包括存储器装置100和存储控制器200。
在主机300的控制下，存储装置50可以是用于存储数据的装置。例如，存储装置50可以是移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。
基于作为与主机300的通信方案的主机接口，存储装置50可被制造成各种类型的存储装置中的任一种。
存储装置50可被制造成各种类型的封装类型中的任一种。
存储器装置100可存储数据。存储器装置100在存储控制器200的控制下操作。存储器装置100可包括存储器单元阵列，该存储器单元阵列包括用于存储数据的多个存储器单元。
存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元。一个存储块可包括多个页。在实施方式中，页可以是用于在存储器装置100中存储数据或读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。
在实施方式中，存储器装置100可以是非易失性存储器。在本说明书中，为了描述方便，存储器装置100可以是NAND闪存。
在实施方式中，存储器装置100可按照三维阵列结构实现。本公开不仅可应用于电荷存储层利用浮栅(FG)来配置的闪存装置，而且可应用于电荷存储层利用绝缘层来配置的电荷陷阱闪存(CTF)。
在实施方式中，包括在存储器装置100中的各个存储器单元可被配置成用于存储一个数据比特的单级单元(SLC)。然而，在另一实施方式中，包括在存储器装置100中的各个存储器单元可被配置成用于存储两个数据比特的多级单元(MLC)、用于存储三个数据比特的三级单元(TLC)或者用于存储四个数据比特的四级单元(QLC)。
存储器装置100被配置为从存储控制器200接收命令和地址并访问存储器单元阵列中通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行与命令对应的操作。例如，存储器装置100可执行写(编程)操作、读操作和擦除操作。在编程操作中，存储器装置100可将数据编程在通过地址选择的区域中。在读操作中，存储器装置100可从通过地址选择的区域读取数据。在擦除操作中，存储器装置100可擦除存储在通过地址选择的区域中的数据。
存储器装置100可包括字线电压控制器150。在实施方式中，字线电压控制器150可控制施加到字线的电压。字线可以是联接到存储块的多条字线中的任一条。因此，施加到字线的电压可以是编程电压、读电压、验证电压或通过电压。
具体地，在感测操作中，字线电压控制器150可控制要施加到多条字线中的所选字线的感测电压，并且控制要施加到多条字线中的未选字线的通过电压。感测操作可以是读操作或验证操作，并且感测电压可以是读电压或验证电压。
随后，字线电压控制器150可控制施加到多条字线的电压以执行均衡操作。均衡操作可以是用于使多条字线放电的时间相等的操作。因此，为了执行均衡操作，字线电压控制器150可将通过电压施加到所选字线，并将通过电压施加到未选字线直至通过电压被施加到所选字线。当通过电压被施加到所有多条字线时，多条字线放电。
存储器装置100可包括位线控制信号发生器170。位线控制信号发生器170可生成用于控制施加到位线的电压的控制信号。
在实施方式中，页缓冲器联接到各条位线，位线联接到与字线联接的存储器单元。页缓冲器可包括多个晶体管。位线控制信号发生器170可生成使多个晶体管导通或截止的控制信号。位线控制信号发生器170可通过控制信号来控制施加到位线的电压。
存储控制器200可控制存储装置50的总体操作。
当电力被施加到存储装置50时，存储控制器200可执行固件(FW)。当存储器装置100是闪存装置时，存储控制器200可执行诸如闪存转换层(FTL)的FW以控制主机400与存储器装置100之间的通信。
在实施方式中，存储控制器200可从主机300接收数据和逻辑块地址(LBA)，并将LBA转换为物理块地址(PBA)。PBA可表示要存储数据的存储器装置100中所包括的存储器单元的地址。此外，存储控制器200可在缓冲存储器(未示出)中存储建立LBA与PBA之间的映射关系的逻辑-物理地址映射表。
存储控制器200可响应于来自主机300的请求而控制存储器装置100执行编程操作、读操作、擦除操作等。在编程操作中，存储控制器200可将编程命令、PBA和数据提供给存储器装置100。在读操作中，存储控制器200可将读命令和PBA提供给存储器装置100。在擦除操作中，存储控制器200可将擦除命令和PBA提供给存储器装置100。
在实施方式中，存储控制器200可自主地生成编程命令、地址和数据而无需来自主机300的任何请求，并将编程命令、地址和数据发送到存储器装置100。例如，存储控制器200可将命令、地址和数据提供给存储器装置100以执行诸如用于耗损平衡的编程操作和用于垃圾收集的编程操作的后台操作。
在实施方式中，存储控制器200可控制主机300与缓冲存储器之间的数据交换。另选地，存储控制器200可将用于控制存储器装置100的系统数据暂时地存储在缓冲存储器中。例如，存储控制器200可将从主机300输入的数据暂时地存储在缓冲存储器中，然后将暂时地存储在缓冲存储器中的数据发送到存储器装置100。
在各种实施方式中，缓冲存储器可用作存储控制器200的工作存储器或高速缓存存储器。缓冲存储器可存储由存储控制器200执行的代码或命令。另选地，缓冲存储器可存储由存储控制器200处理的数据。
在实施方式中，缓冲存储器可利用诸如双倍数据速率同步DRAM(DDRSDRAM)、DDR4SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)来实现。
在各种实施方式中，存储装置50可能不包括缓冲存储器。因此，在存储装置50之外的易失性存储器装置100可执行缓冲存储器的功能。
在实施方式中，存储控制器200可控制至少两个存储器装置100。存储控制器200可基于交织方案来控制存储器装置以改进操作性能。
主机300可使用例如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方式中的至少一种来与存储装置50通信。
图2是示出图1所示的存储器装置的结构的图。
参照图2，存储器装置100可包括存储器单元阵列100、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到行解码器121。多个存储块BLK1至BLKz通过位线BL1至BLn联接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。联接到同一字线的存储器单元可被定义为一个页。因此，一个存储块可包括多个页。
行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。
在实施方式中，包括在存储器单元阵列110中的各个存储器单元可被配置成用于存储一个数据比特的单级单元(SLC)、用于存储两个数据比特的多级单元(MLC)、用于存储三个数据比特的三级单元(TLC)或者用于存储四个数据比特的四级单元(QLC)。
在控制逻辑130的控制下，外围电路120可对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，在控制逻辑130的控制下，外围电路120可将各种操作电压施加到行线RL和位线BL1至BLn或者使施加的电压放电。
外围电路120可包括行解码器121、电压发生器122、页缓冲器组123、列解码器124和输入/输出电路125。
行解码器121通过行线RL联接到存储器单元阵列110。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚拟字线。在实施方式中，行线RL还可包括管选择线。
此外，行解码器121在控制逻辑130的控制下操作。行解码器121从控制逻辑130接收行地址RADD。
行解码器121将行地址RADD解码，并基于解码的地址选择存储块BLK1至BLKz中的至少一个存储块。另外，行解码器121可选择所选存储块的至少一条字线以施加电压。电压由电压发生器122生成，然后根据解码的地址施加到所述至少一条字线。
例如，在编程操作中，行解码器121可将编程电压施加到所选字线，并且可将电平低于编程电压的编程通过电压施加到未选字线。在编程验证操作中，行解码器121可将验证电压施加到所选字线，并且可将电平高于验证电压的验证通过电压施加到未选字线。
在读操作中，行解码器121可将读电压施加到所选字线，并且可将电平高于读电压的读通过电压施加到未选字线。
在实施方式中，以存储块为单位执行存储器装置100的擦除操作。在擦除操作中，行解码器121可基于解码的地址选择一个存储块。在擦除操作中，行解码器121可将接地电压施加到联接到所选存储块的字线。
电压发生器122在控制逻辑130的控制下操作。电压发生器122使用存储器装置100所接收的外部电源电压来生成多个电压。具体地，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，在控制逻辑130的控制下，电压发生器122可生成编程电压、验证电压、通过电压、读电压、擦除电压等。
在实施方式中，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
在实施方式中，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。
例如，在控制逻辑130的控制下，电压发生器122可包括接收内部电源电压的多个泵电容器，并且通过选择性地启用多个泵电容器来生成多个电压。
在生成多个电压之后，行解码器121可将生成的多个电压供应给存储器单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn联接到存储器单元阵列110。第一位线BL1至第n位线BLn在控制逻辑130的控制下操作。具体地，第一位线BL1至第n位线BLn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可在读操作或验证操作中暂时地存储通过第一位线BL1至第n位线BLn接收的数据或者感测位线BL1至BLn的电压或电流。
具体地，在编程操作中当编程电压被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可将通过输入/输出电路125接收的数据DATA通过第一位线BL1至第n位线BLn传送至所选存储器单元。基于传送的数据DATA来对所选页的存储器单元进行编程。在编程验证操作中，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从所选存储器单元读取页数据。
在读操作中，在列解码器124的控制下，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从所选页的存储器单元读取数据DATA，并将读取数据DATA输出到输入/输出电路125。
在擦除操作中，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置。
列解码器124可响应于列地址CADD在输入/输出电路125和页缓冲器组123之间通信数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn通信数据，或者通过列线CL与输入/输出电路125通信数据。
输入/输出电路125可将从参照图1描述的控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者与列解码器124通信数据DATA。
在读操作或验证操作中，感测电路125可响应于允许比特信号VRYBIT而生成基准电流，并且可通过将从页缓冲器组123接收的感测电压VPB与由基准电流生成的基准电压进行比较来输出通过信号PASS或失败信号FAIL。
响应于命令CMD和地址ADDR，控制逻辑130可通过输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特信号VRYBIT来控制外围电路120。此外，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
包括在存储器单元阵列110中的各个存储器单元可基于其中存储的数据而被编程为多个编程状态中的任一个。存储器单元的目标编程状态可基于存储在存储器单元中的数据而被确定为多个编程状态中的任一个。
在本公开的实施方式中，控制逻辑130可包括字线电压控制器150。
字线电压控制器150可控制施加到字线的电压。具体地，在存储器装置100的编程操作中，字线电压控制器150可控制施加到所选字线的编程电压。因此，在编程操作中，字线电压控制器150可向电压发生器122输出电压代码以使得电压发生器122可生成编程电压。
在编程操作之后，字线电压控制器150可控制验证电压以对联接到所选字线的存储器单元执行验证操作。因此，在验证操作中，字线电压控制器150可向电压发生器122输出电压代码以使得电压发生器122可生成验证电压。
在验证操作中，字线电压控制器150可将验证电压施加到所选字线，然后将通过电压施加到所选字线。此外，在通过电压被施加到所选字线的同时，字线电压控制器150可控制施加到未选字线的通过电压。即，可维持施加到未选字线的通过电压。因此，在验证操作中，字线电压控制器150可控制通过电压，使得通过电压被施加到所选字线和未选字线。
在读操作中，字线电压控制器150可控制用于读取存储在联接到所选字线的存储器单元中的数据的读电压。因此，在读操作中，字线电压控制器150可向电压发生器122输出用于生成读电压的电压代码。
在读操作中，字线电压控制器150可将读电压施加到所选字线，然后将通过电压施加到所选字线。此外，在通过电压被施加到所选字线的同时，字线电压控制器150可控制施加到未选字线的通过电压。即，可维持施加到未选字线的通过电压。因此，在读操作中，字线电压控制器150可控制通过电压，使得通过电压被施加到所选字线和未选字线。
当通过电压被施加到所选字线和未选字线时，可执行均衡操作。均衡操作可以是用于使所选字线、未选字线和位线放电的操作。
在本公开的实施方式中，控制逻辑130还可包括被配置为控制位线的放电的位线控制信号发生器170。
在均衡操作中，位线控制信号发生器170可生成用于使沟道电位增大的位线控制信号。当生成位线控制信号时，沟道预充电电压可被施加到与包括在页缓冲器组中的多个页缓冲器中的每一个联接的位线。当位线预充电电压被施加到位线时，沟道可被预充电。在通过电压被施加到所选字线和未选字线的同时，沟道预充电电压可被施加到位线。在沟道预充电电压被施加到位线之后，所选字线、未选字线和位线可同时放电。
图3是示出存储块的图。
参照图3，图3是示出图2所示的存储器单元阵列110中所包括的多个存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
在存储块BLKa中，第一选择线、字线和第二选择线可彼此并联联接。例如，字线可平行地布置在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。
更具体地，存储块BLKa可包括联接在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可联接到各个串，并且源极线SL可共同联接到串。串可彼此相同地配置，因此，作为示例将详细描述联接到第一位线BL1的串ST。
串ST可包括源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST，它们彼此串联联接在源极线SL与第一位线BL1之间。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可被包括在一个串ST中。在实施方式中，一个串ST可包括比图中所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DAT的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串中的源极选择晶体管SST的栅极可联接到源极选择线SSL，并且包括在不同串中的漏极选择晶体管DST的栅极可联接到漏极选择线DSL。存储器单元F1至F16的栅极可联接到多条字线WL1至WL16。包括在不同串中的存储器单元中的联接到同一字线的一组存储器单元可被称为物理页PPG。因此，与字线WL1至WL16的数量对应的物理页可被包括在存储块BLKa中。
一个存储器单元可存储一比特的数据。存储器单元通常被称为单级单元(SLC)。一个物理页PG可存储一个逻辑页(LPG)数据。一个LPG数据中的数据比特数可小于或等于包括在一个物理页PPG中的单元数。在另一实施方式中，一个存储器单元MC可存储两比特或更多比特的数据。这种存储器单元通常被称为多级单元(MLC)。一个物理页PPG可存储两个或更多个LPG数据。
用于存储两比特或更多比特的数据的存储器单元被称为MLC。然而，随着一个存储器单元中能够存储的数据的比特数增加，术语“MLC”现在是指仅存储两比特的数据的存储器单元。用于存储三比特或更多比特的数据的存储器单元被称为三级单元(TLC)，并且用于存储四比特或更多比特的数据的存储器单元被称为四级单元(QLC)。随着开发出用于存储多个比特的数据的存储器单元，这些实施方式可应用于可存储两比特或更多比特的数据的存储器系统。
在另一实施方式中，多个存储块中的每一个可具有三维结构。各个存储块可包括层叠在基板上的多个存储器单元。多个存储器单元可沿着+X、+Y和+Z方向布置。
图4是示出图1所示的存储器装置的页缓冲器组中所包括的各个页缓冲器的配置的图。
参照图2，图4示出包括在页缓冲器组123中的多个页缓冲器PB1至PBn中的任一个以及联接到页缓冲器PBx的位线BLx。
页缓冲器组123可包括多个页缓冲器PB1至PBn。包括在页缓冲器组123中的多个页缓冲器PB1至PBn中的每一个可包括位线晶体管组件401和感测晶体管组件403。位线晶体管组件401可包括第四晶体管TR4至第六晶体管TR6，并且感测晶体管组件403可包括第一晶体管TR1至第三晶体管TR3和第七晶体管TR7至第九晶体管TR9以及锁存器。即，各个页缓冲器可包括第一晶体管TR1至第九晶体管TR9和锁存器。锁存器可利用晶体管配置以存储通过位线BLx感测的数据。第一晶体管TR1至第九晶体管TR9可导通或截止以控制施加到位线BLx的电压。
第一晶体管TR1可以是联接在电源VCORE与感测节点SO之间的感测节点预充电晶体管。第一晶体管TR1可通过感测节点预充电信号PRECHSO_N导通或截止。当第一晶体管TR1通过感测节点预充电信号PRECHSO_N导通时，电源VCORE和感测节点SO可彼此联接。即，可通过感测节点预充电信号PRECHSO_N形成电源VCORE与感测节点SO之间的电流路径。在实施方式中，第一晶体管TR1可利用PMOS晶体管实现。
第二晶体管TR2可以是联接在电源VCORE与第三节点N3之间的数据传输晶体管。第二晶体管TR2可通过数据传输信号QS导通或截止。当第二晶体管TR2通过数据传输信号QS导通时，电源VCORE和第三节点N3可彼此联接。即，可通过数据传输信号QS形成电源VCORE与第三节点N3之间的电流路径。在实施方式中，第二晶体管T2可利用PMOS晶体管实现。
第三晶体管TR3可以是联接在第三节点N3与感测节点SO之间的预充电晶体管。第三晶体管TR3可通过预充电信号PRE_N导通或截止。当第三晶体管TR3通过预充电信号PRE_N导通时，第三节点N3和感测节点SO可彼此联接。即，可通过预充电信号PRE_N形成第三节点N3与感测节点SO之间的电流路径。在实施方式中，第三晶体管TR3可利用PMOS晶体管实现。
第四晶体管TR4可以是联接在电源VCORE与第一节点N1之间的位线预充电晶体管。第四晶体管TR4可通过位线预充电信号BL_PRE导通或截止。当第四晶体管TR4通过位线预充电信号BL_PRE导通时，电源VCORE和第一节点N1可彼此联接。即，可通过位线预充电信号BL_PRE形成电源VCORE与第一节点N1之间的电流路径。在实施方式中，第四晶体管TR可利用PMOS晶体管实现。
第五晶体管TR5可以是联接在第一节点N1与地之间的位线放电晶体管。第五晶体管TR5可通过位线放电信号BL_DIS导通或截止。当第五晶体管TR5通过位线放电信号BL_DIS导通时，第一节点N1和地可彼此联接。即，可通过位线放电信号BL_DIS形成第一节点N1与地之间的电流路径。在实施方式中，第五晶体管TR5可利用NMOS晶体管实现。
第六晶体管TR6可以是联接在第一节点与位线之间的位线选择晶体管，该位线联接到各个页缓冲器。第六晶体管TR6可通过位线选择信号SEL_BL导通或截止。当第六晶体管TR6通过位线选择信号SEL_BL导通时，位线和第一节点N1可彼此联接。即，可通过位线选择信号SEL_BL形成位线与第一节点N1之间的电流路径。在实施方式中，第六晶体管TR6可利用NMOS晶体管实现。
第七晶体管TR7可以是联接在第一节点N1与第二节点N2之间的感测晶体管。第七晶体管TR7可通过感测信号PESENSE导通或截止。当第七晶体管TR7通过感测信号PESENSE导通时，第一节点N1和第二节点N2可彼此联接。即，可通过感测信号PESENSE形成第一节点N1与第二节点N2之间的电流路径。在实施方式中，第七晶体管TR7可利用NMOS晶体管实现。
第八晶体管TR8可以是联接在感测节点SO与第二节点N2之间的感测传输晶体管。第八晶体管TR8可通过感测传输信号SENSE导通或截止。当第八晶体管TR8通过感测传输信号SENSE导通时，感测节点SO和第二节点N2可彼此联接。即，可通过感测传输信号SENSE形成感测节点SO与第二节点N2之间的电流路径。在实施方式中，第八晶体管TR8可利用NMOS晶体管实现。
第九晶体管TR9可以是联接在第二节点N2与第三节点N3之间的预充电传输晶体管。第九晶体管TR9可通过预充电传输信号CSOC导通或截止。当第九晶体管TR9通过预充电传输信号CSOC导通时，第二节点N2和第三节点N3可彼此联接。即，可通过预充电传输信号CSOC形成第二节点N2与第三节点N3之间的电流路径。在实施方式中，第九晶体管TR9可利用PMOS晶体管实现。
在实施方式中，在感测操作中，感测节点SO和锁存器可彼此联接。在感测操作中，通过位线感测的数据可被存储在锁存器中。在感测操作中，控制逻辑可控制外围电路使数据传输晶体管(即，第二晶体管TR2)、预充电传输晶体管(即，第九晶体管TR9)和预充电晶体管(即，第三晶体管TR3)导通或截止，以使得感测节点SO和锁存器彼此联接。另选地，在感测操作中，控制逻辑可控制外围电路使感测传输晶体管(即，第八晶体管TR8)导通或截止，使得感测节点SO和锁存器彼此联接。
在感测操作中，将参照图5更详细地描述用于使包括在各个页缓冲器中的晶体管导通或截止的信号。
图5是示出施加到多条字线以及包括在多个页缓冲器中的每一个中的多个晶体管的信号以及在均衡操作中发生的沟道负升压的图。
参照图5，图5示出在对联接到存储块的多条字线中的所选字线Selected WL的感测操作中，施加到所选字线Selected WL和未选字线Unselected WLs的电压、施加到包括在多个页缓冲器中的每一个中的多个晶体管的信号以及沟道电位的改变。在图5中，假设在t0之后执行感测操作的情况。
返回参照图2和图4，位线选择信号SEL_BL可以是用于使位线选择晶体管(即，第六晶体管TR6)导通或截止的信号。感测信号PBSENSE可以是用于使感测晶体管(即，第七晶体管TR7)导通或截止的信号。预充电传输信号CSOC可以是用于使预充电传输晶体管(即，第九晶体管TR9)导通或截止的信号。预充电信号PRE_N可以是用于使预充电晶体管(即，第三晶体管TR3)导通或截止的信号。感测传输信号SENSE可以是用于使感测传输晶体管(即，第八晶体管TR8)导通或截止的信号。
在实施方式中，位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC、预充电信号PRE_N和感测传输信号SENSE可以是用于对位线施加电压的位线控制信号。位线控制信号可以从位线控制信号发生器输出。位线控制信号发生器可被包括在存储器装置中。在实施方式中，位线控制信号发生器可被包括在存储器装置的控制逻辑中。
位线控制信号发生器可生成用于将沟道预充电电压施加到联接到相应多个页缓冲器的位线的位线控制信号。位线控制信号可以是用于使包括在多个页缓冲器中的每一个中的多个晶体管中的至少一个导通或截止的信号。
在实施方式中，在时间t0之前，位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC和感测传输信号SENSE可在低状态下输出。位线选择晶体管TR6、感测晶体管TR7、预充电传输晶体管TR9和感测传输晶体管TR8可通过处于低状态的位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC和感测传输信号SENSE截止。即，在感测操作之前，位线选择晶体管TR6、感测晶体管TR7、预充电传输晶体管TR9和感测传输晶体管TR8可通过处于低状态的位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC和感测传输信号SENSE而处于不活动状态。
在时间t0之前，预充电信号PRE_N可在高状态下输出。预充电晶体管TR3可通过处于高状态的预充电信号PRE_N截止。即，在感测操作之前，预充电晶体管TR3可由于处于高状态的预充电信号PRE_N而处于不活动状态。
位线选择信号SEL_BL可在时间t0之前在高状态下输出，在第一读(验证)操作、第二读(验证)操作和字线放电完成之后在低状态下输出。因此，响应于位线选择信号SEL_BL，位线选择晶体管TR6可从感测操作开始的时间到多条字线的放电完成的时间维持导通状态。
因此，位线选择晶体管TR6可在执行感测操作之前导通，并且可通过位线感测数据。随后，位线选择晶体管TR6可在字线放电之后截止，以使得位线和页缓冲器可彼此分离。
在时间t0之后，可执行感测操作。感测操作可以是感测联接到存储块的多条字线中的所选字线Selected WL的操作。感测操作可以是读操作或验证操作。控制逻辑可控制外围电路通过将感测电压施加到所选字线Selected WL并将通过电压Vpass施加到未选字线Unselected WLs来执行感测操作。此外，控制逻辑可控制外围电路将沟道预充电电压分别施加到联接到所选存储器单元的位线。
将沟道预充电电压施加到位线的操作将参照图8至图10更详细地描述。
在时间t0，施加到所选字线Selected WL的电压可以是第一读电压Vread1。第一读电压Vread1可以是区分联接到所选字线Selected WL的所选存储器单元的擦除状态与编程状态的电压。在另一实施方式中，施加到所选字线Selected WL的电压可以是第一验证电压。第一验证电压可以是确定联接到所选字线Selected WL的所选存储器单元是否已被编程为目标编程状态的电压。第一读电压Vread1或第一验证电压可以是感测电压。
在时间t0，施加到未选字线Unselected WLs的电压可以是通过电压Vpass。通过电压Vpass可以是用于使联接到除了所选字线Selected WL之外的字线的存储器单元截止的电压。通过电压Vpass可被施加到未选字线Unselected WLs并且可维持直至感测操作完成。即，通过电压Vpass可被施加到未选字线Unselected WLs，直至第一读操作和第二读操作或者第一验证操作和第二验证操作完成。
在时间t0，感测信号PBSENSE、预充电传输信号CSOC和感测传输信号SENSE可从低状态改变为高状态，然后输出。位线选择晶体管TR6、感测晶体管TR7、预充电传输晶体管TR9和感测传输晶体管TR8可通过处于高状态的位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC和感测传输信号SENSE导通。
在时间t0，预充电信号PRE_N可从高状态改变为低状态，然后输出。预充电晶体管TR3可通过处于低状态的预充电信号PRE_N导通。
在时间t0，当感测晶体管TR7、预充电传输晶体管TR9、感测传输晶体管TR8和预充电晶体管TR3导通时，感测操作可开始。开始的感测操作可以是第一读操作或第一验证操作。
在时间t0，当输出处于高状态的感测信号PBSENSE时，感测信号PBSENSE可在高状态下输出，直至感测操作完成。即，在存储器装置执行第一读(验证)操作和第二读(验证)操作的同时，感测信号PBSENSE可在高状态下输出。因此，在存储器装置执行感测操作的同时，感测晶体管TR7可通过感测信号PBSENSE导通。
在时间t0，当第一感测电压被施加到所选字线Selected WL，并且通过电压Vpass被施加到未选字线Unselected WLs时，感测操作可开始。在实施方式中，第一感测电压可以是第一读电压Vread1或第一验证电压。在感测操作开始之后，可通过联接到各个存储器单元的位线感测存储在联接到所选字线的存储器单元中的编程数据。
为了将通过位线感测的数据存储在联接到感测节点的锁存器中，可在时间t1输出从低状态改变为高状态的预充电信号PRE_N，可在时间t2输出从高状态改变为低状态的感测传输信号SENSE，并且可在t3输出从高状态改变为低状态的预充电传输信号CSOC。
因此，在时间t1至时间t3，预充电晶体管TR3、感测传输晶体管TR8和预充电传输晶体管TR9可依次截止。为了将通过位线感测的数据存储在联接到感测节点的锁存器中，在时间t1至时间t3，预充电晶体管TR3、感测传输晶体管TR8和预充电传输晶体管TR9可依次截止。
在时间t3至时间t4，通过位线感测的数据可被存储在锁存器中。感测的数据可以是读取数据或验证数据。读取数据可以是通过位线读取以读取编程在存储器单元中的数据的数据。验证数据可以是通过位线读取以验证编程在存储器单元中的数据的数据。可基于感测的数据来确定存储器单元的编程状态。
在时间t4之后，感测操作可被再次执行。然而，附图公开了感测操作仅执行一次的一个实施方式。在另一实施方式中，感测操作可执行两次或更多次。
在时间t4之后，感测操作可终止。因此，可在感测操作之后执行均衡操作。均衡操作可以是用于使联接到存储块的多条字线放电的操作。联接到存储块的多条字线可包括所选字线Selected WL和未选字线Unselected WLs。
在均衡操作中，通过电压Vpass可在第一读操作或第一验证操作之后被施加到所选字线Selected WL，以使多条字线同时放电。在通过电压Vpass被施加到所选字线Selected WL之后，所选字线Selected WL和未选字线Unselected WLs可同时放电。通常，当多条字线放电时，不同的电压被施加到所选字线Selected WL和未选字线Unselected WLs，因此，对所选字线Selected WL的放电操作完成的时间可不同于对未选字线UnselectedWLs的放电操作完成的时间。因此，通过电压Vpass可被施加到所选字线Selected WL，使得多条字线的放电可同时完成。
在实施方式中，沟道Channel的电位可以是与联接到位线的多个单元串中的任一个单元串联接的多个存储器单元的沟道电位。执行感测操作之前的沟道电位可为0V。
在时间t0，沟道电位可瞬时增大，然后减小回到0V。具体地，当感测操作开始时，感测电压可被施加到所选字线Selected WL，并且通过电压Vpass可被施加到未选字线Unselected WLs。当感测电压和通过电压Vpass被施加到各条所选字线SelectedWL和各条未选字线Unselected WLs时，可能发生字线之间的沟道耦合。当发生字线之间的沟道耦合时，沟道电位可增大。增大的沟道电位可在特定时间逝去之后再次变为0V。
再次改变为0V的沟道电位可基于存储器单元的编程状态而具有各种电位。即，由于联接到单元串的多个存储器单元可具有各种编程状态，所以多个存储器单元中流动的电流可根据施加到字线的电压而变化。因此，沟道电位可基于联接到单元串的多个存储器单元的编程状态而具有各种值。
在感测操作结束之后(即，在时间t4之后)，沟道电位可再次变为0V。即，当多条字线放电时，位线也可放电，以使得沟道电位再次变为0V。
在实施方式中，由于联接到单元串的多个存储器单元具有各种编程状态，所以当位线放电时，多个存储器单元可具有各种切断时间。由于多个存储器单元可具有各种切断时间，所以可发生字线之间的电容耦合。当发生电容耦合时，沟道电位可具有负值。因此，由于多个存储器单元可具有各种切断时间，所以可发生沟道负升压。
在沟道负升压之后，在与执行感测操作的存储块相邻的存储块中可能发生热载流子注入(HCI)干扰。当在沟道负升压之后执行对相邻存储块的擦除操作时，HCI干扰可作为正电压发生并且可被施加到漏极选择线DSL和源极选择线SSL。即，当在沟道负升压之后执行对相邻存储块的擦除操作时可基于所施加的电压生成热载流子，并且可由于热载流子而发生干扰现象。干扰现象可以是在擦除操作中发生的干扰现象。
当发生沟道负升压时，沟道电位可具有负值。沟道电位可由于沟道负升压而变为负电位，然后再次变为0V。
多个存储器单元的切断时间将参照图6和图7更详细地描述。
图6是示出在存储器单元切断时发生沟道负升压的过程的图。
参照图6，图6示出联接到多个位线中的任一条位线的单元串的一些存储器单元。多个存储器单元可联接到单元串。在另一实施方式中，数量大于图6所示的存储器单元的存储器单元可联接到单元串。联接到单元串的存储器单元可分别联接到字线。
图6示出联接到单元串的存储器单元中的联接到第一字线WL1至第五字线WL5的存储器单元。
在实施方式中，联接到第一字线WL1至第五字线WL5的存储器单元可处于擦除状态或编程状态。联接到第一字线WL1至第五字线WL5的存储器单元可被编程在各种编程状态。即，当联接到第一字线WL1至第五字线WL5的存储器单元是单级单元(SLC)时，存储器单元可处于擦除状态或编程状态。当联接到第一字线WL1至第五字线WL5的存储器单元是多级单元(MLC)时，存储器单元可处于擦除状态以及第一至第三编程状态中的任一状态。当联接到第一字线WL1至第五字线WL5的存储器单元是三级单元(TLC)时，存储器单元可处于擦除状态以及第一至第七编程状态中的任一状态。当联接到第一字线WL1至第五字线WL5的存储器单元是四级单元(QLC)时，存储器单元可处于擦除状态以及第一至第十五编程状态中的任一状态。
由于联接到单元串的存储器单元可具有各种编程状态，所以在感测操作之后的均衡操作中，存储器单元可具有各种切断时间。感测操作可以是读操作或验证操作。均衡操作可以是用于使施加到所选字线Selected WL的电压和施加到未选字线Unselected WL的电压相等以使多条字线放电的时间相等的操作。
在图6中，联接到第三字线WL3的存储器单元的编程状态可以是最高编程状态。因此，在均衡操作中，联接到第三字线WL3的存储器单元可首先切断。
当联接到第三字线WL3的存储器单元切断时，在联接到第一字线WL1和第二字线WL2的存储器单元的沟道601以及联接到第四字线WL4和第五字线WL5的存储器单元的沟道601中可发生沟道负升压。即，在字线放电中，当联接到第三字线WL3的存储器单元切断时，与切断的存储器单元的沟道601相比，在未切断的存储器单元的沟道601中可存在大量电荷。当未切断的存储器单元的沟道601中存在大量电荷时，沟道电位可具有负值，然后再次变为0V。
图7是示出存储器单元的切断时间的图。
参照图7，图7示出施加到联接到存储块的多条字线中的未选字线UnselectedWLs的电压的改变。
在实施方式中，在对联接到所选字线WL的所选存储器单元的感测操作中，施加到未选字线Unselected WLs的电压可以是通过电压Vpass。在执行感测操作的同时，施加到未选字线Unselected WLs的电压可作为通过电压Vpass维持。即，在通过电压Vpass被施加到所选字线Selected WL的同时，控制逻辑可控制外围电路维持施加到未选字线UnselectedWLs的通过电压Vpass。
在感测操作之后，未选字线Unselected WLs可被预充电。因此，施加到未选字线Unselected WLs的电压可在感测操作之后变为0V。
在实施方式中，联接到未选字线Unselected WLs的存储器单元可具有各种编程状态。由于联接到未选字线Unselected WLs的存储器单元具有各种编程状态，所以在感测操作之后的放电中，联接到未选字线Unselected WLs的存储器单元可具有各种切断时间。
图7示出基于联接到未选字线Unselected WLs的存储器单元的编程状态，存储器单元切断的时间。
在实施方式中，施加到未选字线Unselected WLs的电压可从0V改变为通过电压Vpass，然后从通过电压Vpass改变为0V。
在实施方式中，联接到未选字线Unselected WLs的存储器单元的编程状态可以是高编程状态High PV或低编程状态Low PV。由于施加到未选字线Unselected WLs的电压从通过电压Vpass减小至0V，所以存储器单元可从处于高编程状态High PV的存储器单元首先切断。即，处于高编程状态High PV的存储器单元可首先从联接到同一单元串的存储器单元分离。
在图7中，处于高编程状态High PV的存储器单元可在时间ta切断。即，由于施加到未选字线Unselected WLs的电压从通过电压Vpass减小，所以处于高编程状态High PV的存储器单元可首先切断。
在实施方式中，处于低编程状态Low PV的存储器单元可在时间tb切断。即，在处于高编程状态High PV的存储器单元切断之后，处于低编程状态Low PV的存储器单元可切断。由于施加到未选字线Unselected WLs的电压从通过电压Vpass减小，所以处于低编程状态Low PV的存储器单元可在处于高编程状态High PV的存储器单元切断之后切断。
因此，联接到一个单元串的存储器单元具有各种编程状态，并且基于各种编程状态而存在存储器单元的各种切断时间。因此，可发生沟道负升压。
图8是示出根据本公开的实施方式的将沟道预充电电压施加到位线的方法的图。
参照图4、图5和图8，图8示出将沟道预充电电压施加到位线以防止沟道负升压的方法。类似于图5，图8示出在对联接到存储块的多条字线中的所选字线SelectedWL的感测操作中，施加到所选字线Selected WL和未选字线Unselected WLs的电压以及施加到多个页缓冲器中的每一个中所包括的多个晶体管的信号。除了图5所示的信号之外，图8还示出位线预充电信号BL_PRE和位线放电信号BL_DIS。
在图8中，假设在t0之后执行感测操作的情况。
参照图2、图4、图5和图8，位线选择信号SEL_BL可以是用于使位线选择晶体管(即，第六晶体管TR6)导通或截止的信号。感测信号PBSENSE可以是用于使感测晶体管(即，第七晶体管TR7)导通或截止的信号。预充电传输信号CSOC可以是用于使预充电传输晶体管(即，第九晶体管TR9)导通或截止的信号。预充电信号PRE_N可以是用于使预充电晶体管(即，第三晶体管TR3)导通或截止的信号。感测传输信号SENSE可以是用于使感测传输晶体管(即，第八晶体管TR8)导通或截止的信号。位线预充电信号BL_PRE可以是用于使位线预充电晶体管(即，第四晶体管TR4)导通或截止的信号。位线放电信号BL_DIS可以是用于使位线放电晶体管(即，第五晶体管TR5)导通或截止的信号。
在实施方式中，位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC、预充电信号PRE_N、感测传输信号SENSE、位线预充电信号BL_PRE和位线放电信号BL_DIS可以是用于对位线施加电压的位线控制信号。位线控制信号可从位线控制信号发生器输出。位线控制信号发生器可被包括在存储器装置中。在实施方式中，位线控制信号发生器可被包括在存储器装置的控制逻辑中。
位线控制信号发生器可生成用于将沟道预充电电压施加到联接到相应多个页缓冲器的位线的位线控制信号。位线控制信号可以是用于使多个页缓冲器中的每一个中所包括的多个晶体管中的至少一个导通或截止的信号。
参照图5和图8，在t0至t6，从位线控制信号发生器输出的位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC、预充电信号PRE_N和感测传输信号SENSE与图5所示相同，因此，将省略其重复的描述。
在实施方式中，在对联接到所选字线Selected WL的所选存储器单元的感测操作之后，即，在t4之后，可执行将沟道预充电电压施加到位线的操作。
与图5不同，在图8中，沟道预充电电压可被施加到位线。在感测操作之后，控制逻辑可控制外围电路将通过电压Vpass施加到所选字线Selected WL并在通过电压Vpass被施加到所选字线Selected WL的同时将沟道预充电电压施加到位线。
在实施方式中，沟道预充电电压可被施加到位线以防止沟道负升压。当沟道预充电电压被施加到位线时，沟道电荷朝着位线移动，从而可防止沟道负升压。
在实施方式中，位线选择信号SEL_BL可在t0之前在高状态下输出，在第一读(验证)操作以及位线和字线的放电完成之后在低状态下输出。因此，响应于位线选择信号SEL_BL，位线选择晶体管TR6可从感测操作开始的时间到位线和字线放电的时间维持导通状态。
在t4和t5，可生成处于低状态的位线预充电信号BL_PRE以将沟道预充电电压施加到位线。即，为了将沟道预充电电压施加到位线，位线控制信号发生器可生成低状态下的位线预充电信号BL_PRE。位线预充电晶体管TR4可通过处于低状态的位线预充电信号BL_PRE导通。当位线预充电晶体管TR4导通时，电源电压可被施加到位线。电源电压可以是沟道预充电电压。
即，当位线预充电晶体管TR4导通时，电源和第一节点可彼此联接。因此，可在电源与第一节点之间形成电流路径，并且沟道预充电电压(电源电压)可通过位线选择晶体管TR6施加到位线。
当电源电压被施加到位线时，沟道可被预充电。
在实施方式中，在通过电压Vpass被施加到所选字线Selected WL的同时，位线控制信号发生器可生成低状态下的位线预充电信号BL_PRE，其用于使位线预充电晶体管TR4导通。处于低状态的位线预充电信号BL_PRE可被施加到位线预充电晶体管TR4的栅极。位线预充电晶体管TR4可以是PMOS晶体管。
传统上，在感测操作之后的均衡操作中，所选字线Selected WL和未选字线Unselected WLs刚好在通过电压Vpass被施加到所选字线Selected WL之后放电。
然而，在本公开中，在t4和t5，通过电压Vpass可被施加到所选字线Selected WL达特定时间以将沟道预充电电压施加到位线。在通过电压Vpass被施加到所选字线SelectedWL的同时，施加到未选字线Unselected WLs的电压也可维持在通过电压Vpass。
在实施方式中，在通过电压Vpass被施加到所选字线Selected WL之前或之后，位线控制信号发生器可生成高状态下的位线预充电信号BL_PRE。即，在执行将沟道预充电电压施加到位线的操作之前或之后，位线预充电晶体管TR4可截止。
在实施方式中，在沟道预充电电压被施加到位线之后，在t5和t6，位线控制信号发生器可生成高状态下的位线放电信号BL_DIS。处于高状态的位线放电信号BL_DIS可以是用于使位线放电晶体管TR5导通的信号。处于高状态的位线放电信号BL_DIS可被施加到位线放电晶体管TR5的栅极。当处于高状态的位线放电信号BL_DIS被施加到位线放电晶体管TR5的栅极时，施加到位线的电压可变为0V。当施加到位线的电压变为0V时，位线可放电。即，当字线放电时，位线可同时放电。
因此，沟道预充电电压通过位线预充电信号BL_PRE被施加到位线，从而可防止沟道负升压。即，在感测操作之后的字线的放电操作中，沟道预充电电压被施加到位线，以使得沟道电位可变为正值。当沟道电位变为正值时，可防止沟道负升压。
在t6之后，由于通过位线执行的所有操作已结束，所以位线控制信号发生器可生成低状态下的位线选择信号SEL_BL，以使位线选择晶体管TR6截止。
图9是示出根据本公开的另一实施方式的将沟道预充电电压施加到位线的方法的图。
参照图4、图5和图9，图9示出将沟道预充电电压施加到位线以防止沟道负升压的方法的另一实施方式。与图8不同，图9示出通过使感测节点预充电晶体管TR1、感测传输晶体管TR8和感测晶体管TR7导通，沟道预充电电压被施加到位线的实施方式。
类似于图5，图9示出在对联接到存储块的多条字线中的所选字线Selected WL的感测操作中，施加到所选字线Selected WL和未选字线Unselected WLs的电压以及施加到多个页缓冲器中的每一个中所包括的多个晶体管的信号。除了图5所示的信号之外，图8还示出感测节点预充电信号PRECHSO_N。
在图9中，假设在t0之后执行感测操作的情况。
参照图2、图4、图5和图9，位线选择信号SEL_BL可以是用于使位线选择晶体管(即，第六晶体管TR6)导通或截止的信号。感测信号PBSENSE可以是用于使感测晶体管(即，第七晶体管TR7)导通或截止的信号。预充电传输信号CSOC可以是用于使预充电传输晶体管(即，第九晶体管TR9)导通或截止的信号。预充电信号PRE_N可以是用于使预充电晶体管(即，第三晶体管TR3)导通或截止的信号。感测传输信号SENSE可以是用于使感测传输晶体管(即，第八晶体管TR8)导通或截止的信号。感测节点预充电信号PRECHSO_N可以是用于使感测节点预充电晶体管(即，第一晶体管TR1)导通或截止的信号。
在实施方式中，位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC、预充电信号PRE_N、感测传输信号SENSE和感测节点预充电信号PRECHSO_N可以是用于将电压施加到位线的位线控制信号。位线控制信号可从位线控制信号发生器输出。位线控制信号发生器可被包括在存储器装置中。在实施方式中，位线控制信号发生器可被包括在存储器装置的控制逻辑中。
位线控制信号发生器可生成用于将沟道预充电电压施加到联接到相应多个页缓冲器的位线的位线控制信号。位线控制信号可以是用于使多个页缓冲器中的每一个中所包括的多个晶体管中的至少一个导通或截止的信号。
参照图5和图9，在t0至t5，从位线控制信号发生器输出的位线选择信号SEL_BL、感测信号PBSENSE、预充电传输信号CSOC、预充电信号PRE_N和感测传输信号SENSE与图5所示相同，因此，将省略其重复的描述。
在实施方式中，在对联接到所选字线Selected WL的所选存储器单元的感测操作之后(即，在t4之后)，可执行将沟道预充电电压施加到位线的操作。
与图8不同，图9示出使感测节点预充电晶体管TR1导通以将沟道预充电电压施加到位线的方法。
具体地，在执行感测操作之后，控制逻辑可控制外围电路将通过电压Vpass施加到所选字线Selected WL并在通过电压Vpass被施加到所选字线Selected WL的同时将沟道预充电电压施加到位线。
在实施方式中，沟道预充电电压可被施加到位线以防止沟道负升压。当沟道预充电电压被施加到位线时，沟道电荷朝着位线移动，从而可防止沟道负升压。
在实施方式中，位线选择信号SEL_BL可在t0之前在高状态下输出，在第一读(验证)操作以及位线和字线的放电完成之后在低状态下输出。因此，响应于位线选择信号SEL_BL，位线选择晶体管TR6可从感测操作开始的时间到位线和字线放电的时间维持导通状态。
为了将沟道预充电电压(即，电源电压)施加到位线，位线控制信号发生器可生成感测传输信号SENSE和感测节点预充电信号PRECHSO_N。感测传输信号SENSE可以是用于使感测传输晶体管TR8导通的信号，感测节点预充电信号PRECHSO_N可以是用于使感测节点预充电晶体管TR1导通的信号。感测传输晶体管TR8可以是NMOS晶体管，感测节点预充电晶体管TR1可以是PMOS晶体管。
在t4和t5，为了将沟道预充电电压施加到位线，位线控制信号发生器可生成低状态下的感测节点预充电信号PRECHSO_N。感测节点预充电晶体管TR1可通过低状态的感测节点预充电信号PRECHSO_N导通。当感测节点预充电晶体管TR1导通时，电源电压可被施加到位线。电源电压可以是沟道预充电电压。
在通过电压Vpass被施加到所选字线Selected WL的同时，位线控制信号发生器可生成高状态下的感测传输信号SENSE并将处于高状态的感测传输信号SENSE施加到感测传输晶体管TR8的栅极。此外，在通过电压Vpass被施加到所选字线SelectedWL的同时，位线控制信号发生器可生成低状态下的感测节点预充电信号PRECHSO_N并将处于低状态的感测节点预充电信号PRECHSO_N施加到感测节点预充电晶体管TR1的栅极。
与图8不同，在图9中，在通过电压Vpass被施加到所选字线Selected WL的同时，感测信号PBSENSE可维持高状态。由于感测晶体管TR7要导通以将沟道预充电电压(即，电源电压)施加到位线，所以感测信号PBSENSE可维持高状态。因此，在通过电压Vpass被施加到所选字线Selected WL的同时，位线控制信号发生器可生成高状态下的感测信号PBSENSE，其用于使感测晶体管TR7导通。处于高状态的感测信号PBSENSE可被施加到感测晶体管TR7的栅极。
因此，当感测节点预充电晶体管TR1导通时，电源和感测节点可彼此联接。当感测传输晶体管TR8导通时，感测节点和第二节点可彼此联接。当感测晶体管TR7导通时，第二节点和第一节点可彼此联接。因此，可在第二节点与第一节点之间形成电流路径，并且沟道预充电电压(电源电压)可通过位线选择晶体管TR6施加到位线。
在t5之后，当电源电压被施加到位线时，沟道可被预充电。因此，位线和字线可同时放电。
传统上，在感测操作之后的均衡操作中，所选字线Selected WL和未选字线Unselected WLs就在通过电压Vpass被施加到所选字线Selected WL之后放电。
然而，在本公开中，在t4和t5，通过电压Vpass可被施加到所选字线Selected WL达特定时间以将沟道预充电电压施加到位线。在通过电压Vpass被施加到所选字线SelectedWL的同时，施加到未选字线Unselected WLs的电压可也可作为通过电压Vpass维持。
在实施方式中，在通过电压Vpass被施加到所选字线Selected WL之前或之后，位线控制信号发生器可生成高状态下的感测节点预充电信号PRECHSO_N。即，在执行将沟道预充电电压施加到位线的操作之前或之后，感测节点预充电晶体管TR1可截止。
因此，沟道预充电电压通过感测节点预充电信号PRECHSO_N被施加到位线，从而可防止沟道负升压。即，在感测操作之后的字线的放电操作中，沟道预充电电压被施加到位线，以使得沟道电位可变为正值。当沟道电位变为正值时，可防止沟道负升压。
图10是示出在沟道预充电电压被施加到位线之后改变的位线电位和沟道电位的图。
参照图8、图9和图10，图10示出在沟道预充电电压被施加到图8和图9中的位线BL之后位线BL的电位和沟道Channel的电位。假设图10所示的t0、t4、t5和t6是与图8和图9所示的t0、t4、t5和t6相同的时间的情况。假设图10所示的位线BLs是联接到所选字线Selected WL的所选存储器单元的位线的情况。
在图10中，在t0至t5之间，施加到所选字线Selected WL和未选字线UnselectedWLs的电压与图8和图9所示相同，因此，将省略其重复的描述。
在实施方式中，在t0，预充电电压可被施加到位线BLs以感测联接到所选字线Selected WL的所选存储器单元。即，在t0，预充电电压可被施加到位线BLs以执行感测操作。感测操作可以是第一读操作或第一验证操作。位线BLs的电压可增大至特定值。
当预充电电压被施加到位线BLs时，基于联接到所选字线Selected WL的存储器单元的编程状态，位线BLs的电压可具有各种值。具体地，在联接到所选字线Selected WL的存储器单元中的处于高编程状态的存储器单元的情况下，联接到处于高编程状态的各个存储器单元的位线BLs的电压可具有低值。相反，在联接到所选字线Selected WL的存储器单元中的处于低编程状态的存储器单元的情况下，联接到处于低编程状态的各个存储器单元的位线BLs的电压可具有高值。
在感测操作之后，在t4，沟道预充电电压可被施加到位线BLs。具体地，在通过电压Vpass被施加到所选字线Selected WL的同时，沟道预充电电压可被施加到位线BLs。在通过电压Vpass被施加到所选字线Selected WL的同时，施加到未选字线Unselected WLs的电压可作为通过电压Vpass维持。另外，沟道预充电电压可被施加到位线BLs以防止沟道负升压。
当沟道预充电电压被施加到位线BLs，并且沟道中捕获的电荷朝着位线移动时，沟道Channel的电位可增大。当沟道Channel的电位增大时，可防止沟道负升压。
在实施方式中，当沟道预充电电压被施加到位线BLs时，所选字线Selected WL和未选字线Unselected WLs可放电(t5和t6)。当所选字线Selected WL和未选字线Unselected WLs放电时，新的电压可被施加到位线BLs以执行下一操作。
当沟道预充电电压被施加到位线BLs时，沟道Channel的电位可改变。
在t0，沟道Channel的电位可瞬时增大，然后再次变为0V。具体地，当感测操作开始时，感测电压可被施加到所选字线Selected WL，并且通过电压Vpass可被施加到未选字线Unselected WLs。当感测电压和通过电压Vpass被施加到各条所选字线Selected WL和各条未选字线Unselected WLs时，可发生字线之间的沟道耦合。当字线之间沟道耦合时，沟道Channel的电位可增大。沟道Channel的增大的电位可在特定时间逝去之后再次变为0V。
基于存储器单元的编程状态，电位再次改变为0V的沟道Channel可具有各种电位。即，由于联接到单元串的多个存储器单元可具有各种编程状态，所以多个存储器单元中流动的电流可根据施加到字线的电压而变化。因此，基于联接到单元串的多个存储器单元的编程状态，沟道Channel的电位可具有各种值。
在感测操作结束(t6)之后，沟道Channel的电位可再次变为0V。然而，与图5不同，在t4之后，不发生沟道负升压。即，当沟道预充电电压被施加到位线BLs时，沟道Channel的电位可在t4和t5增大，然后再次变为0V，而不管多个存储器单元的切断时间如何。
在实施方式中，由于不发生沟道负升压，所以沟道Channel的电位从正电压依次减小，然后达到0V。具体地，当沟道预充电电压被施加到位线BLs时，在t4沟道Channel的电位增大。沟道Channel的增大的电位维持直至t5。在t5之后，沟道Channel的电位减小，然后达到0V。
另外，在沟道Channel的电位减小的同时(t5和t6)，施加到所选字线Selected WL和未选字线Unselected WLs的电压放电。因此，由于沟道Channel的电位不具有任何负值，所以存储器装置不需要执行将沟道Channel的电位设定为0V的附加操作。
图11是示出根据本公开的实施方式的存储器装置的操作的图。
参照图11，在步骤S1101中，存储器装置可对所选存储器单元执行感测操作。感测操作可以是读操作或验证操作。即，感测操作可以是读取或验证编程在联接到所选字线的所选存储器单元中的数据的操作。可通过将感测电压施加到联接到存储块的多条字线中的所选字线并将通过电压施加到未选字线来执行感测操作。感测电压可以是读电压或验证电压。
在步骤S1103中，存储器装置可通过将施加到位线的电压增大来执行沟道预充电操作。沟道预充电操作可以是将沟道预充电电压施加到与联接到所选字线的各个存储器单元联接的位线的操作。在执行感测操作之后当联接到存储器装置的多条字线放电时，可执行沟道预充电操作。
图12是示出根据本公开的实施方式的存储器装置的操作的图。
参照图11和图12，步骤S1201至S1207是通过再分步骤S1101而获得的步骤。步骤S1209至S1213是通过再分步骤S1103而获得的步骤。
步骤S1201至S1207是通过再分对所选存储器单元的感测操作而获得的步骤。
在步骤S1201中，位线选择晶体管可导通。当位线选择晶体管导通时，位线和页缓冲器可彼此联接。位线选择晶体管可从感测操作开始的时间到沟道预充电电压施加到位线完成的时间维持导通状态。在实施方式中，在执行感测操作之前位线选择晶体管可导通，并且可通过位线感测数据。随后，在字线放电之后位线选择晶体管可截止，以使得位线和页缓冲器彼此分离。
在步骤S1203中，感测电压可被施加到所选字线。所选字线可以是执行感测操作的目标字线。感测操作可以是读操作或验证操作。感测电压可以是读电压或验证电压。
具体地，施加到所选字线的读电压可以是用于区分联接到所选字线的所选存储器单元的擦除状态和编程状态的电压。在另一实施方式中，施加到所选字线的验证电压可以是用于确定联接到所选字线的所选存储器单元是否已被编程为目标编程状态的电压。
在步骤S1205中，通过电压可被施加到未选字线。未选字线可以是联接到存储块的多条字线中的除了所选字线之外的字线。
通过电压可被施加到未选字线以感测编程在联接到所选字线的所选存储器单元中的数据。当通过电压被施加到未选字线时，联接到各条未选字线的存储器单元可导通。因此，可感测编程在联接到所选字线的所选存储器单元中的数据。
在步骤S1207中，可感测所选存储器单元的阈值电压。具体地，经由通过将感测电压施加到所选字线并感测联接到所选字线的所选存储器单元而感测的数据，可感测所选存储器单元的阈值电压。即，经由通过将读电压或验证电压施加到所选字线而读取的数据，可确定所选存储器单元的编程状态。
在步骤S1209中，通过电压可被施加到所选字线。在实施方式中，可在感测操作之后执行均衡操作。均衡操作可以是用于使联接到存储块的多条字线放电的操作。联接到存储块的多条字线可包括所选字线和未选字线。在均衡操作中，通过电压可在感测操作之后被施加到所选字线以使多条字线同时放电。
当通过电压被施加到所选字线时，所选字线和未选字线可同时放电。因此，可使多条字线的放电完成的时间相等。
在步骤S1211中，电源电压可被施加到位线。为了对单元串的沟道进行预充电，在通过电压被施加到所选字线的同时，电源电压可被施加到位线。电源电压可以是用于对沟道进行预充电的沟道预充电电压。
传统上，在感测操作之后的均衡操作中，所选字线和未选字线就在通过电压被施加到所选字线之后放电。
然而，在本公开中，为了将沟道预充电电压(电源电压)施加到位线，在通过电压被施加到所选字线的同时，施加到未选字线的电压可作为通过电压维持。当沟道预充电电压(电源电压)被施加到位线时，可防止沟道负升压。即，在感测操作之后的字线的放电操作中，通过将沟道预充电电压施加到位线，沟道的电位可变为正值。当沟道的电位变为正值时，可防止沟道负升压。
在步骤S1213中，位线选择晶体管可截止。在实施方式中，当在电源电压被施加到位线之后字线和位线放电时，字线和位线可处于初始化状态。因此，直至执行新感测操作之前，位线选择晶体管可截止。
图13是示出根据本公开的实施方式的存储器装置的操作的图。
参照图13，在步骤S1301中，通过电压可被施加到所选字线。当通过电压被施加到所选字线时，可在感测操作之后执行均衡操作。均衡操作可以是允许多条字线同时完全放电的操作。通过电压可被施加到所选字线达特定时间。该特定时间可以是沟道预充电电压(电源电压)施加到位线所花费的时间。在通过电压被施加到所选字线的同时，施加到未选字线的电压可作为通过电压维持。
步骤S1303和S1305可包括将沟道预充电电压(电源电压)施加到位线的操作。
在步骤S1303中，位线控制信号发生器可输出低状态下的位线预充电信号。
在实施方式中，在通过电压被施加到所选字线的同时，位线控制信号发生器可输出用于使位线预充电晶体管导通的位线预充电信号。处于低状态的位线预充电信号可被施加到位线预充电晶体管的栅极。位线预充电晶体管可以是PMOS晶体管。
当处于低状态的位线预充电信号被施加到位线预充电晶体管的栅极时，位线预充电晶体管可导通。当位线预充电晶体管导通时，电源和第一节点可彼此联接，从而形成电流路径。当电源与第一节点之间形成电流路径时，沟道预充电电压(电源电压)可被施加到位线。
在步骤S1305中，位线控制信号发生器可输出高状态下的位线预充电信号。
在实施方式中，当联接到存储块的多条字线放电时，位线控制信号发生器可输出高状态下的位线预充电信号，其用于使位线预充电晶体管截止。处于高状态的位线预充电信号可被施加到位线预充电晶体管的栅极。
当处于高状态的位线预充电信号被施加到位线预充电晶体管的栅极时，位线预充电晶体管可截止。当位线预充电晶体管截止时，电源与第一节点之间的电流路径可被阻挡，并且沟道预充电电压(电源电压)无法再施加到位线。
在步骤S1307中，字线和位线可放电。在实施方式中，为了防止沟道负升压，在沟道预充电电压(电源电压)被施加到位线之后，字线和位线可同时放电。当位线放电时，位线放电晶体管可导通。位线控制信号发生器可输出高状态下的位线放电信号，使得位线放电晶体管导通。
当字线和位线同时放电时，可防止沟道负升压。
图14是示出根据本公开的实施方式的存储器装置的操作的图。
参照图14，在步骤S1401中，通过电压可被施加到所选字线。当通过电压被施加到所选字线时，可在感测操作之后执行均衡操作。均衡操作可以是允许多条字线同时完全放电的操作。通过电压可被施加到所选字线达特定时间。该特定时间可以是沟道预充电电压(电源电压)施加到位线所花费的时间。在通过电压被施加到所选字线的同时，施加到未选字线的电压可作为通过电压维持。
在实施方式中，为了将沟道预充电电压(电源电压)施加到位线，感测晶体管可维持导通状态，直至沟道预充电电压(电源电压)被施加到位线。
步骤S1403至S1407可包括将沟道预充电电压(电源电压)施加到位线的操作。
在步骤S1403中，位线控制信号发生器可输出低状态下的感测节点预充电信号和高状态下的感测传输信号。
在实施方式中，在通过电压被施加到所选字线的同时，位线控制信号发生器可输出低状态下的感测节点预充电信号和高状态下的感测传输信号，其用于使感测节点预充电晶体管和感测传输晶体管导通。
处于低状态的感测节点预充电信号可被施加到感测节点预充电晶体管的栅极，并且处于高状态的感测传输信号可被施加到感测传输晶体管的栅极。感测节点预充电晶体管可以是PMOS晶体管，感测传输晶体管可以是NMOS晶体管。
当处于低状态的感测节点预充电信号和处于高状态的感测传输信号被施加到感测节点预充电晶体管和感测传输晶体管的各个栅极时，感测节点预充电晶体管和感测传输晶体管可导通。感测晶体管可维持导通状态。
当感测节点预充电晶体管导通时，电源和感测节点可彼此联接，从而形成电流路径。另外，当感测传输晶体管导通时，感测节点和第二节点可彼此联接，从而形成电流路径。因此，由电源、感测节点和第二节点形成电流路径，从而沟道预充电电压(电源电压)可被施加到位线。
在步骤S1405中，位线控制信号发生器可输出高状态下的感测节点预充电信号。
在实施方式中，当联接到存储块的多条字线放电时，位线控制信号发生器可输出高状态下的感测节点预充电信号，其用于使感测节点预充电晶体管截止。处于高状态的感测节点预充电信号可被施加到感测节点预充电晶体管的栅极。
当处于高状态的感测节点预充电信号被施加到感测节点预充电晶体管的栅极时，感测节点预充电晶体管可截止。当感测节点预充电晶体管截止时，电源与感测节点之间的电流路径被阻挡，并且沟道预充电电压(电源电压)无法再施加到位线。
在步骤S1407中，位线控制信号发生器可输出低状态下的感测信号和低状态下的感测传输信号。处于低状态的感测信号可被施加到感测晶体管的栅极，并且处于低状态的感测传输信号可被施加到感测传输晶体管的栅极。当输出处于低状态的感测信号和处于低状态的感测传输信号时，第一节点与第二节点之间的电流路径可被阻挡，并且位线可放电。
在步骤S1409中，字线和位线可放电。在实施方式中，为了防止沟道负升压，在沟道预充电电压(电源电压)被施加到位线之后，字线和位线可同时放电。当位线放电时，位线放电晶体管可导通。位线控制信号发生器可输出高状态下的位线放电信号，使得位线放电晶体管导通。
当字线和位线同时放电时，可防止沟道负升压。
图15是示例性地示出根据本公开的实施方式的应用存储装置的固态驱动器(SSD)系统的框图。
参照图15，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
在实施方式中，SSD控制器3210可用作参照图1描述的存储控制器200。
SSD控制器3210可响应于从主机3100接收的信号SIG而控制多个闪存3221至322n。在示例中，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的接口中的至少一个定义的信号。
辅助电源3230通过电源连接器3002联接到主机3100。当来自主机3100的电力供应不顺畅时，辅助电源3230可提供SSD 3200的电力。在示例中，辅助电源3230可被设置在SSD3200中，或者设置在SSD 3200的外部。例如，辅助电源3230可设置在主板上，并且向SSD3200提供辅助电力。
缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可暂时地存储从主机3100接收的数据或者从多个闪存3221至322n接收的数据，或者暂时地存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
参照图2，图15所示的闪存3221至322n中的每一个可包括页缓冲器组123。页缓冲器组123可包括多个页缓冲器。多个页缓冲器中的每一个可包括用于感测或存储数据的晶体管。包括在各个页缓冲器中的晶体管可导通或截止，以将沟道预充电电压施加到联接到页缓冲器的位线。
具体地，包括在各个页缓冲器中的晶体管中的位线预充电晶体管TR4可导通，使得沟道预充电电压被施加到位线。另选地，包括在各个页缓冲器中的晶体管中的感测节点预充电晶体管TR1、感测晶体管TR7和感测传输晶体管TR8可导通。
根据本公开，可提供一种用于在感测操作之后将沟道预充电电压施加到位线以对存储器单元的沟道进行预充电的存储器装置以及该存储器装置的操作方法。
尽管参照其特定示例性实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应该不仅由所附权利要求，而且还由其等同物确定。
在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅是方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定术语，但那些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2019年4月8日提交于韩国知识产权局的韩国专利申请10-2019-0041022的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储块，该存储块联接到多条字线；
外围电路，该外围电路被配置为对所述存储块的所选存储器单元执行感测操作，所述所选存储器单元联接到所述多条字线中的所选字线；
字线电压控制器，该字线电压控制器被配置为控制施加到所述所选字线的感测电压以对所述所选存储器单元执行所述感测操作，并且被配置为控制施加到联接到所述存储块的所述多条字线中的所述所选字线和未选字线的通过电压；以及
位线控制信号发生器，该位线控制信号发生器被配置为在所述通过电压被施加到所述所选字线和所述未选字线的同时，控制所述外围电路将沟道预充电电压施加到联接到所述所选存储器单元的各条位线。
2.根据权利要求1所述的存储器装置，其中，所述感测电压是读电压。
3.根据权利要求1所述的存储器装置，其中，所述感测电压是验证电压。
4.根据权利要求1所述的存储器装置，其中，在执行所述感测操作之后，所述字线电压控制器控制所述外围电路将所述通过电压施加到所述所选字线，
其中，在所述通过电压被施加到所述所选字线的同时，所述位线控制信号发生器控制所述外围电路将所述沟道预充电电压施加到所述位线。
5.根据权利要求4所述的存储器装置，其中，在所述通过电压被施加到所述所选字线的同时，所述字线电压控制器控制所述外围电路维持施加到所述未选字线的所述通过电压。
6.根据权利要求4所述的存储器装置，其中，所述外围电路包括联接到各条位线的多个页缓冲器，
其中，所述多个页缓冲器中的每一个包括位线晶体管组件，该位线晶体管组件联接到各条所述位线和联接在用于感测数据的数据线之间的感测晶体管组件，
其中，包括在所述位线晶体管组件中的位线选择晶体管从所述感测操作开始的时间到所述沟道预充电电压施加到所述位线完成的时间维持导通状态。
7.根据权利要求6所述的存储器装置，其中，所述位线晶体管组件包括：
联接在第一节点与位线之间的所述位线选择晶体管，所述位线联接到所述多个页缓冲器中的每一个和第一节点；
联接在电源与所述第一节点之间的位线预充电晶体管；以及
联接在所述第一节点与地之间的位线放电晶体管，
其中，所述感测晶体管组件包括：
联接在所述电源与感测节点之间的感测节点预充电晶体管；
联接在所述感测节点与第二节点之间的感测传输晶体管；
联接在所述第一节点与所述第二节点之间的感测晶体管；
联接在所述电源与第三节点之间的数据传输晶体管；
联接在所述第二节点与所述第三节点之间的预充电传输晶体管；以及
联接在所述第三节点与所述感测节点之间的预充电晶体管。
8.根据权利要求7所述的存储器装置，其中，当执行所述感测操作时，所述位线控制信号发生器控制所述外围电路使所述数据传输晶体管、所述预充电传输晶体管和所述预充电晶体管导通或截止。
9.根据权利要求8所述的存储器装置，其中，在所述通过电压被施加到所述所选字线的同时，所述位线控制信号发生器生成使所述位线预充电晶体管导通的位线预充电信号。
10.根据权利要求9所述的存储器装置，其中，所述位线预充电晶体管是PMOS晶体管，并且
其中，在所述通过电压被施加到所述所选字线的同时，所述位线控制信号发生器生成低状态下的所述位线预充电信号并将处于所述低状态的所述位线预充电信号施加到所述位线预充电晶体管的栅极。
11.根据权利要求10所述的存储器装置，其中，在所述通过电压被施加到所述所选字线的同时，用于使所述感测晶体管导通的感测信号维持高状态。
12.根据权利要求11所述的存储器装置，其中，所述位线控制信号发生器生成用于使所述感测传输晶体管导通的感测传输信号以及用于使所述感测节点预充电晶体管导通的感测节点预充电信号。
13.根据权利要求12所述的存储器装置，其中，所述感测传输晶体管是NMOS晶体管，并且所述感测节点预充电晶体管是PMOS晶体管，
其中，在所述通过电压被施加到所述所选字线的同时，所述位线控制信号发生器生成所述高状态下的所述感测传输信号，然后将处于所述高状态的所述感测传输信号施加到所述感测传输晶体管的栅极，并且
其中，在所述通过电压被施加到所述所选字线的同时，所述位线控制信号发生器生成所述低状态下的所述感测节点预充电信号，然后将处于所述低状态的所述感测节点预充电信号施加到所述感测节点预充电晶体管的栅极。
14.一种用于操作包括联接到多条字线的存储块的存储器装置的方法，该方法包括以下步骤：
通过将感测电压施加到所述多条字线中的所选字线并将通过电压施加到未选字线来执行感测操作；以及
通过将所述通过电压施加到所述所选字线并将沟道预充电电压施加到联接到存储器单元的位线来执行沟道预充电操作，所述存储器单元联接到所述所选字线。
15.根据权利要求14所述的方法，其中，所述感测电压是读电压或验证电压。
16.根据权利要求14所述的方法，其中，贯穿所述沟道预充电操作的完整持续时间，维持所述通过电压施加到所述未选字线。
17.根据权利要求14所述的方法，其中，所述存储器装置包括联接到各条位线的多个页缓冲器，
其中，所述多个页缓冲器中的每一个包括：
联接在第一节点与位线之间的位线选择晶体管，所述位线联接到所述多个页缓冲器中的每一个和第一节点；
联接在电源与所述第一节点之间的位线预充电晶体管；
联接在所述第一节点与地之间的位线放电晶体管；
联接在所述电源与感测节点之间的感测节点预充电晶体管；
联接在所述感测节点与第二节点之间的感测传输晶体管；
联接在所述第一节点与所述第二节点之间的感测晶体管；
联接在所述电源与第三节点之间的数据传输晶体管；
联接在所述第二节点与所述第三节点之间的预充电传输晶体管；以及
联接在所述第三节点与所述感测节点之间的预充电晶体管，
其中，在将所述通过电压施加到所述所选字线时，所述位线选择晶体管从所述感测操作开始的时间到所述沟道预充电电压施加到所述位线完成的时间维持导通状态。
18.根据权利要求17所述的方法，其中，执行所述沟道预充电操作的步骤还包括以下步骤：生成使所述多个页缓冲器中的每一个中所包括的晶体管中的至少一个导通或截止的位线控制信号。
19.根据权利要求18所述的方法，其中，所述位线预充电晶体管是PMOS晶体管，
其中，在生成所述位线控制信号时，在所述通过电压被施加到所述所选字线的同时，所述位线预充电信号在低状态下生成，然后在所述低状态下施加到所述位线预充电晶体管的栅极。
20.根据权利要求18所述的方法，其中，所述感测传输晶体管是NMOS晶体管，并且所述感测节点预充电晶体管是PMOS晶体管，
其中，在生成所述位线控制信号时，在所述通过电压被施加到所述所选字线的同时，感测传输信号在高状态下生成，然后在所述高状态下施加到所述感测传输晶体管的栅极，并且
其中，在生成所述位线控制信号时，在所述通过电压被施加到所述所选字线的同时，感测节点预充电信号在低状态下生成，然后在所述低状态下施加到所述感测节点预充电晶体管的栅极。
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