CN112951297A - 存储器装置和操作该存储器装置的方法 - Google Patents

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Abstract

存储器装置和操作该存储器装置的方法。本公开涉及一种存储器装置。存储器装置包括第一存储器单元串、第二存储器单元串、外围电路和控制逻辑。外围电路通过第一位线连接到每一个第一存储器单元串的第一漏极选择晶体管，并且通过第二位线连接到每一个第二存储器单元串的第二漏极选择晶体管。控制逻辑控制外围电路将第一位线中的编程禁止位线的电位增加到第一电压，并且在编程禁止位线的电位增加到第一电压之后，将编程禁止位线浮置，并且将第二位线的电位增加到第二电压。

Description

存储器装置和操作该存储器装置的方法
技术领域
本公开涉及一种电子装置，并且更具体地，涉及一种存储器装置以及一种操作该存储器装置的方法。
背景技术
存储器装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储器装置可以包括其中存储数据的存储器装置和控制该存储器装置的存储器控制器。存储器装置分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是仅在通电时才存储数据并且在切断电源时丢失所存储的数据的装置。易失性存储器装置包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使切断电源也不会丢失数据的装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存存储器等。
发明内容
根据本公开的实施方式的存储器装置可以包括第一存储器单元串、第二存储器单元串、外围电路和控制逻辑。外围电路可以通过第一位线连接到每一个第一存储器单元串的第一漏极选择晶体管，并且可以通过第二位线连接到每一个第二存储器单元串的第二漏极选择晶体管。控制逻辑可以控制外围电路将第一位线中的编程禁止位线的电位增加到第一电压，并且在编程禁止位线的电位增加到第一电压之后，将编程禁止位线浮置，并且将第二位线的电位增加到第二电压。
一种根据本公开的一种实施方式的操作包括第一存储器单元串和第二存储器单元串的存储器装置的方法，该方法包括以下步骤：将与每一个第一存储器单元串的第一漏极选择晶体管连接的第一位线中的编程禁止位线的电位增加到第一电压；将编程禁止位线浮置；以及将与每一个第二存储器单元串的第二漏极选择晶体管连接的第二位线的电位增加到第二电压。
根据本公开的一种实施方式的存储器装置可以包括第一存储器单元串、第二存储器单元串、外围电路和控制逻辑。外围电路可以通过第一位线连接到每一个第一存储器单元串的第一漏极选择晶体管，并且可以通过第二位线连接到每一个第二存储器单元串的第二漏极选择晶体管。控制逻辑可以控制外围电路，以通过将第一位线中的编程禁止位线的电位增加到第一电压并且将第二位线的电位增加到第二电压来将编程禁止位线的电位从第一电压增加到第三电压。
附图说明
图1是用于描述根据本公开的一种实施方式的存储器装置的结构的图。
图2是用于描述图1的存储器单元阵列的一种实施方式的图。
图3是用于描述图1的存储器单元阵列的另一实施方式的图。
图4是示出图3的存储器块BLK1至BLKz中的任何一个存储器块BLKa的电路图。
图5是示出图3的存储器块BLK1至BLKz中的任何一个存储器块BLKb的另一实施方式的电路图。
图6是用于描述根据一种实施方式的编程操作的图。
图7是用于描述图1的页缓冲器的图。
图8是用于描述图7的位线电压设置电路的图。
图9是用于描述根据一种实施方式的位线设置操作的图。
图10是用于描述根据一种实施方式的位线设置操作的时序图。
图11是用于描述编程操作的流程图。
图12是用于描述图11的位线设置操作的流程图。
图13是用于描述图1的存储器装置的另一实施方式的图。
具体实施方式
在下文中，将参照附图描述本公开的一种实施方式。
本公开的一种实施方式提供了一种具有沟道升压性能的存储器装置及操作该存储器装置的方法。
根据本技术，存储器装置可以具有改善的沟道升压性能，并且操作存储器装置的方法可以提供改善的沟道升压性能。
图1是用于描述根据本公开的一种实施方式的存储器装置的结构的图。
参照图1，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法而操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm连接到读取和写入电路123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。作为一种实施方式，多个存储器单元是非易失性存储器单元。将多个存储器单元中连接到相同字线的存储器单元被定义为一个物理页。也就是说，存储器单元阵列110由多个物理页构成。根据本公开的一种实施方式，被包括在存储器单元阵列110中的多个存储器块BLK1至BLKz中的每一个可以包括多个虚设单元。至少一个虚设单元可以串联连接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的每一个存储器单元可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可以包括地址解码器121、电压发生器122、读取和写入电路123、数据输入/输出电路124以及感测电路125。
外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的一种实施方式，字线可以包括普通字线和虚设字线。根据本公开的一种实施方式，行线RL还可以包括管道选择线。
地址解码器121被配置为响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121被配置为对地址ADDR的块地址进行解码。地址解码器121根据经解码的块地址从存储器块BLK1至BLKz中选择至少一个存储器块。地址解码器121被配置为对接收到的地址ADDR的行地址RADD进行解码。地址解码器121可以通过根据经解码的行地址RADD将从电压发生器122提供的电压施加到至少一条字线WL来选择所选存储器块的至少一条字线。
在编程操作期间，地址解码器121可以将编程电压施加到所选字线，并且将具有比编程电压的电平小的电平的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选字线，并且将具有比验证电压的电平大的电平的验证通过电压的电平施加到未选字线。
在读取操作期间，地址解码器121可以将读取电压施加到所选字线，并且将具有比读取电压的电平大的电平的读取通过电压施加到未选字线。
根据本公开的一种实施方式，以存储器块为单位执行对存储器装置100的擦除操作。在擦除操作期间输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以解码块地址，并根据经解码的块地址选择一个存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到被输入到所选存储器块的字线。
根据本公开的一种实施方式，地址解码器121可以被配置为对传送的地址ADDR的列地址进行解码。经解码的列地址可以被传送到读取和写入电路123。作为示例，地址解码器121可以包括诸如行解码器、列解码器和地址缓存器的组件。
电压发生器122被配置为通过使用被提供给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122响应于控制逻辑130的控制而操作。
作为一种实施方式，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压被用作存储器装置100的操作电压。在一种实施方式中，由电压发生器122生成的内部电源电压可用于生成存储器装置100的操作电压。
作为一种实施方式，电压发生器122可以使用外部电源电压或内部电源电压生成多个操作电压Vop。电压发生器122可以被配置为生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
为了生成具有各种电压电平的多个操作电压Vop，电压发生器122可以包括接收内部电压的多个泵浦电容器(pumping capacitor)，并且选择性地激活多个泵浦电容器以生成多个操作电压Vop。
可以通过地址解码器121将多个生成的操作电压Vop提供给存储器单元阵列110。
读取和写入电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124通信数据DATA。在编程时，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当将编程电压施加到所选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以将要存储的数据DATA(即，通过数据输入/输出电路124接收到的数据DATA)通过位线BL1至BLm传送到所选存储器单元。根据传送的数据DATA对所选页的存储器单元进行编程。与被施加有编程允许电压(例如，接地电压)的位线连接的存储器单元可以具有增加的阈值电压。与被施加有编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从所选存储器单元中读取存储在存储器单元中的数据DATA。
在读取操作期间，读取和写入电路123可以通过位线BL从所选页的存储器单元读取数据DATA，并将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，读取和写入电路123可以将位线BL浮置。作为一种实施方式，读取和写入电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL连接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124将从读取和写入电路123中包括的第一页缓冲器PB1至第m页缓冲器PBm传送的数据DATA输出至外部控制器。
在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的允许可位VRYBIT的信号来生成参考电流，并且可以将从读取和写入电路123接收的感测电压VPB与由参考电流产生的参考电压进行比较，以将通过信号或失败信号输出至控制逻辑130。
控制逻辑130可以连接到地址解码器121、电压发生器122、读取和写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以被配置为控制存储器装置100的所有操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。
控制逻辑130可以响应于命令CMD和地址ADDR而生成各种信号以控制外围电路120。例如，控制逻辑130可以相应于命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、读取和写入电路控制信号PBSIGNALS以及允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压发生器122，将行地址RADD输出到地址解码器121，将读取和写入控制信号输出到读取和写入电路123，并且将允许位VRYBIT输出到感测电路125。另外，控制逻辑130可以响应于由感测电路125输出的通过或失败信号PASS/FAIL来确定验证操作是通过还是失败。
在一种实施方式中，存储器单元阵列110可以包括第一存储器单元串和第二存储器单元串。外围电路120可以通过第一位线连接到每一个第一存储器单元串的第一漏极选择晶体管，并且可以通过第二位线连接到每一个第二存储器单元串的第二漏极选择晶体管。
控制逻辑130可以控制外围电路120执行位线设置操作和编程脉冲施加操作以对第一漏极选择晶体管进行编程。
控制逻辑130可以控制外围电路120将第一位线中的编程禁止位线的电位增加到第一电压。在编程禁止位线的电位增加到第一电压之后，控制逻辑130可以控制外围电路120将编程禁止位线浮置。当编程禁止位线浮置时，控制逻辑130可以控制外围电路120将第二位线的电位增加到第二电压。当与浮置的编程禁止位线相邻的第二位线的电位增加的同时，通过位线耦合效应，编程禁止位线的电位可以增加到第三电压。
也就是说，控制逻辑130可以控制外围电路120在将第二位线的电位增加到第二电压的同时，将编程禁止位线的电位增加到第三电压。
可以基于第一电压和第二电压来确定第三电压。例如，第三电压值可以是通过将经由将第二电压值乘以位线耦合系数而获得的值与第一电压值相加而获得的值。将参照图9描述由于位线耦合效应而导致的编程禁止位线的电位的增加。
图2是用于描述图1的存储器单元阵列的一种实施方式的图。
参照图2，第一存储器块BLK1至第z存储块BLKz共同连接到第一位线BL1至第m位线BLm。在图2中，为了便于描述，示出了多个存储器块BLK1至BLKz中的第一存储器块BLK1中包括的元件，并且省略了其余存储器块BLK2至BLKz中的每一个中包括的元件。应当理解，其余存储器块BLK2至BLKz中的每一个与第一存储器块BLK1类似地配置。
存储器块BLK1可以包括多个单元串CS1_1至CS1_m(m是正整数)。第一单元串CS1_1至第m单元串CS1_m分别连接到第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每一个包括漏极选择晶体管DST、串联连接的多个存储器单元MC1至MCn(n是正整数)和源极选择晶体管SST。
第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的漏极选择晶体管DST的栅极端子连接到漏极选择线DSL1。第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的第一存储器单元MC1至第n存储器单元MCn的栅极端子分别连接到第一字线WL1至第n字线WLn。第一单元串CS1_1至第m单元串CS1_m中的每一个中包括的源极选择晶体管SST的栅极端子连接到源极选择线SSL1。
为了便于描述，将参照多个单元串CS1_1至CS1_m中的第一单元串CS1_1来描述单元串的结构。然而，将理解，其余单元串CS1_2至CS1_m中的每一个均与第一电池单元串CS1_1类似地配置。
第一单元串CS1_1中包括的漏极选择晶体管DST的漏极端子连接到第一位线BL1。第一单元串CS1_1中包括的漏极选择晶体管DST的源极端子连接到第一单元串CS1_1中包括的第一存储器单元MC1的漏极端子。第一存储器单元MC1至第n存储器单元MCn彼此串联连接。第一单元串CS1_1中包括的源极选择晶体管SST的漏极端子连接到第一单元串CS1_1中包括的第n存储器单元MCn的源极端子。第一单元串CS1_1中包括的源极选择晶体管SST的源极端子连接到公共源极线CSL。作为一种实施方式，公共源极线CSL可以共同连接到第一存储器块BLK1至第z存储器块BLKz。
漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1被包括在图2的行线RL中。漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1由地址解码器121控制。公共源极线CSL由控制逻辑130控制。第一位线BL1至第m位线BLm由读取和写入电路123控制。
图3是用于描述图1的存储器单元阵列的另一实施方式的图。
参照图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块具有三维结构。每个存储器块包括堆叠在基板上的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向布置。参照图4和图5更详细地描述每个存储器块的结构。
图4是示出图3的存储器块BLK1至BLKz中的任何一个存储器块BLKa的电路图。
参照图4，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。作为一种实施方式，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形形状。在存储器块BLKa中，m个单元串沿行方向(即，+X方向)布置。在图4中，两个单元串沿列方向(即，+Y方向)布置。然而，这是为了便于描述，并且可以理解，可以在列方向上布置三个或更多个单元串。
在一种实施方式中，一个存储器块可以包括多个子块。一个子块可以包括在一列中布置成“U”形形状的单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个均包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管(pipe transistor)PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以具有相似的结构。作为一种实施方式，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。作为一种实施方式，可以在每个单元串中设置用于提供沟道层的柱。作为一种实施方式，可以在每个电池串中设置用于提供沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCp之间。
作为一种实施方式，布置在相同行中的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接到不同的源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接到第二源极选择线SSL2。
作为另一实施方式，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接到一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上依次布置，并且串联连接在源极选择晶体管SST和管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn在+Z方向上依次布置，并且串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极连接到管道线PL。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。
在列方向上布置的单元串连接到沿列方向延伸的位线。在图4中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。
在沿行方向布置的单元串中的与相同字线连接的存储器单元构成一页。例如，在第一行的单元串CS11至CS1m中的连接到第一字线WL1的存储器单元构成一页。在第二行的单元串CS21至CS2m中的连接到第一字线WL1的存储器单元构成另一页。可以通过选择漏极选择线DSL1和DSL2中的任何一条来选择在一行方向上布置的单元串。可以通过选择字线WL1至WLn中的任何一条来选择所选单元串的一页。
作为另一实施方式，代替第一位线BL1至第m位线BLm，可以设置偶数位线和奇数位线。另外，分别地，在行方向上布置的单元串CS11至CS1m或CS21至SC2m中的偶数编号单元串可以连接到偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m中的奇数编号单元串可以连接到奇数位线。
作为一种实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，设置至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，设置至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着设置更多的虚设存储器单元，存储器块BLKa的操作的可靠性提高，但是，存储器块BLKa的尺寸增加。随着设置更少的虚设存储器单元，可以减小存储器块BLKa的尺寸，但是，可能会减小存储器块BLKa的操作可靠性。
为了有效地控制至少一个虚设存储器单元，每一个虚设存储器单元可以具有所需的阈值电压。在针对存储器块BLKa进行的擦除操作之前或之后，可以针对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制被施加到与各个虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图5是示出图3的存储器块BLK1至BLKz中的任何一个存储器块BLKb的另一实施方式的电路图。
参照图5，存储器块BLKb包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个均沿+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括堆叠在存储器块BLKb下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
在一种实施方式中，一个存储器块可以包括多个子块。一个子块可以包括在一列中布置成“I”形形状的单元串。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管连接到相同的源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管连接到第二源极选择线SSL2。作为另一实施方式，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同地连接到一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管与在行方向上延伸的漏极选择线连接。第一行的单元串CS11’至CS1m’的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21’至CS2m’的漏极选择晶体管连接到第二漏极选择线DSL2。
结果，除了从每个单元串中排除了管道晶体管PT之外，图5的存储器块BLKb具有与图4的存储器块BLKa类似的等效电路。
作为另一实施方式，代替第一位线BL1至第m位线BLm，可以设置偶数位线和奇数位线。另外，分别地，在行方向上布置的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数编号单元串可以连接到偶数位线，并且在行方向上布置的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数编号单元串可以连接到奇数位线。
作为一种实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，设置至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，设置至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着设置更多的虚设存储器单元，提高了存储器块BLKb的操作的可靠性，但是，存储器块BLKb的尺寸增加。随着设置更少的虚设存储器单元，所以可以减小存储器块BLKb的尺寸，但是，可能会减小存储器块BLKb的操作的可靠性。
为了有效地控制至少一个虚设存储器单元，每一个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKb进行的擦除操作之前或之后，可以针对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制被施加到与各个虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图6是用于描述根据一种实施方式的编程操作的图。
在图6中，为了便于描述，假设多个存储器单元中的每一个是存储1位数据的单层单元(SLC)。然而，本公开的范围不限于此，并且多个存储器单元中的每一个可以是存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)或存储4位数据的四层单元(QLC)。
存储器装置的编程操作可以包括多个编程循环PL1至PLn。也就是说，存储器装置可以执行多个编程循环PL1至PLn以将所选择的存储器单元编程为具有与编程状态相对应的阈值电压。在一种实施方式中，当存储在存储器单元中的数据位数等于或大于2时，存储器装置可以执行多个编程循环PL1至PLn，以将所选存储器单元编程为具有与多个编程状态中的任何一个编程状态相对应的阈值电压。
多个编程循环PL1至PLn中的每一个可以包括编程步骤PGM步骤和验证步骤Verify步骤。
在编程步骤PGM步骤中，可以将编程电压施加到与所选存储器单元连接的所选字线。在编程步骤PGM步骤中，可以将编程允许电压或编程禁止电压施加到与所选存储器单元中的编程目标单元连接的位线。可以将编程禁止电压施加到与所选存储器单元中的非编程目标单元连接的位线。
例如，可以将编程允许电压施加到与编程目标单元中的编程允许单元连接的编程允许位线。可以将编程禁止电压施加到与编程目标单元中的编程禁止单元连接的编程禁止位线。在一种实施方式中，编程允许电压可以是接地电压。在一种实施方式中，编程禁止电压可以是电源电压。
在验证步骤Verify步骤中，可以通过将验证电压施加到所选字线来确定是否对存储器单元进行了编程。
例如，当执行第一编程循环PL1时，在施加第一编程脉冲Vpgm1之后，施加验证电压V_vfy以验证多个存储器单元的编程状态。
通过验证电压V_vfy的验证的存储器单元可以被确定为具有目标编程状态，并且然后可以在第二编程循环PL2中被禁止编程。在第二编程循环PL2中，施加比第一编程脉冲Vpgm1大单位电压ΔVpgm的第二编程脉冲Vpgm2。此后，与第一编程循环PL1的验证操作相同地执行验证操作。例如，验证通过指示存储器单元通过相应的验证电压而被确定为截止单元(off-cell)。
在验证操作期间，可以将验证电压施加到作为与所选存储器单元连接的字线的所选字线，并且，图1的页缓冲器可以基于流过与所选存储器单元连接的位线的电流或施加于该位线的电压来确定对存储器单元的验证是否通过。
图7是用于描述图1的页缓冲器的图。
参照图7，页缓冲器可以包括第一晶体管410、第二晶体管420和位线电压设置电路430。页缓冲器还可以包括第三晶体管440。页缓冲器可以另外包括锁存器(未示出)。
第一晶体管410可以将位线BL和输入电源节点VEXT_PB彼此连接。可以根据第一控制信号BLBIAS来控制第一晶体管410。第一控制信号BLBIAS可以是用于将被施加到输入电源节点VEXT_PB的输入电压传送到位线BL的位线偏置控制信号。
在一种实施方式中，可以将各种电平的电压施加到输入电源节点VEXT_PB。例如，内部电源电压VCORE可以被施加到输入电源节点VEXT_PB。可以将外部电源电压VCCE施加到输入电源节点VEXT_PB。擦除电压VERASE可以被施加到输入电源节点VEXT_PB。通过外部焊盘输入的外部电压VEXT_PAD可以被施加到输入电源节点VEXT_PB。被施加到输入电源节点VEXT_PB的电压的类型不限于本实施方式。
第二晶体管420可以将位线BL和公共位线节点N1彼此连接。可以根据第二控制信号SELBL来控制第二晶体管420。第二控制信号SELBL可以是用于将位线BL和公共位线节点N1彼此连接的位线选择信号。
位线电压设置电路430可以根据存储在锁存器中的数据QS而将公共位线节点N1的电位预充电至内部电源电压VCORE或将公共位线节点N1的电位放电到接地电压VGND。
例如，当数据QS的值为“0”时，位线电压设置电路430可以将公共位线节点N1的电位预充电至内部电源电压VCORE。当数据QS的值为“1”时，位线电压设置电路430可以将公共位线节点N1的电位放电到接地电压VGND。
第三晶体管440可以将公共位线节点N1和接地电压节点彼此连接。可以根据第三控制信号BLDIS来控制第三晶体管440。第三控制信号BLDIS可以是用于将位线BL放电到接地电压VGND的位线放电信号。
在一种实施方式中，当所选存储器单元为编程目标单元时，根据编程验证结果，存储在锁存器中的数据QS的值可以为“0”或“1”。例如，当所选存储器单元是编程目标单元中的编程允许单元时，存储在锁存器中的数据QS的值可以为“1”。当所选存储器单元是编程目标单元中的编程禁止单元时，存储在锁存器中的数据QS的值可以为“0”。
在一种实施方式中，当所选存储器单元是非编程目标单元时，存储在锁存器中的数据QS的值可以为“0”。然而，在参照图9描述的位线设置步骤的第一步骤中存储在锁存器中的数据QS的值可以从“0”反相为“1”。
图8是用于描述图7的位线电压设置电路的图。
参照图8，位线电压设置电路430可以包括第四晶体管T4至第十晶体管T10。位线电压设置电路中包括的晶体管的数量不限于本实施方式。
第四晶体管T4可以将公共位线节点N1和节点N2彼此连接，并且可以根据第四控制信号PBSENSE而受到控制。
第五晶体管T5可以将被输入有内部电源电压VCORE的内部电源节点和节点N3彼此连接，并且可以根据第五控制信号而受到控制。第五控制信号可以是存储在锁存器中的数据QS的值。
第六晶体管T6至第八晶体管T8可以连接在节点N3与节点N2之间。第六晶体管T6可以将节点N3和节点N2彼此连接，并且可以根据第六控制信号SA_CSOC而受到控制。第七晶体管T7可以将节点N3和节点SO彼此连接，并且可以根据第七控制信号SA_PRE_N而受到控制。第八晶体管T8可以将节点S0和节点N2彼此连接，并且可以根据第八控制信号TRANSO而受到控制。
第九晶体管T9和第十晶体管T10可以串联连接在节点N2与被输入有接地电压VGND的接地节点之间。可以根据第九控制信号SA_DIS来控制第九晶体管T9，并且可以根据第十控制信号来控制第十晶体管T10。第十控制信号可以是存储在锁存器中的数据QS的值。
在一种实施方式中，当存储在锁存器中的数据QS的值为“1”时，第十晶体管T10可以导通，并且第五晶体管T5可以截止。当第四晶体管T4和第九晶体管T9导通时，公共位线节点N1的电位可以被放电到接地电压VGND。
在一种实施方式中，当存储在锁存器中的数据QS的值为“0”时，第十晶体管T10可以截止，并且第五晶体管T5可以导通。当第四晶体管T4和第六晶体管T6导通时，公共位线节点N1的电位可以被预充电到内部电源电压VCORE。
图9是用于描述根据一种实施方式的位线设置操作的图。
参照图6，编程操作可以包括编程步骤PGM步骤和验证步骤Verify步骤。编程步骤PGM步骤包括其中执行位线设置操作的位线电压设置步骤和其中执行编程电压施加操作的编程脉冲施加步骤。
编程操作可以是对于参照图2至图5描述的与漏极选择线连接的漏极选择晶体管的编程操作。
例如，编程操作可以是对于在与漏极选择线连接的漏极选择晶体管中的与第一位线连接的第一漏极选择晶体管的操作。第一漏极选择晶体管可以是编程目标单元。在与漏极选择线连接的漏极选择晶体管中的与第二位线连接的第二漏极选择晶体管可以是非编程目标单元。
换句话说，连接到编程目标单元的位线可以是第一位线。与编程目标单元中的编程允许单元连接的位线可以是第一位线中的编程允许位线。与编程目标单元中的编程禁止单元连接的位线可以是第一位线中的编程禁止位线。连接到非编程目标单元的位线可以是第二位线。
在图9中，假设第一位线是偶数位线，并且第二位线是奇数位线。在另一实施方式中，第一位线可以是奇数位线，并且第二位线可以是偶数位线。
在一种实施方式中，编程目标单元可以被划分为编程允许单元或编程禁止单元。例如，可以根据针对编程目标单元的编程验证结果，将编程目标单元确定为编程允许单元或编程禁止单元。例如，当编程目标单元的阈值电压小于验证电压时，可以将编程目标单元确定为编程允许单元。当编程目标单元的阈值电压大于或等于验证电压时，可以将编程目标单元确定为编程禁止单元。
在一种实施方式中，第一位线和第二位线的每一个可以连接到页缓冲器。
参照图7，页缓冲器中的第一晶体管可以将输入电源节点VEXT_PB和位线BL彼此连接，并且可以根据第一控制信号BLBIAS而受到控制。页缓冲器中的第二晶体管可以将位线BL和公共位线节点N1彼此连接，并且可以根据第二控制信号SELBL而受到控制。可以根据存储在锁存器中的数据将页缓冲器中的公共位线节点N1的电位设置为内部电源电压或接地电压。
在一种实施方式中，与第一位线连接的页缓冲器的第一晶体管可以由控制信号BLBIAS_E控制。与第一位线连接的页缓冲器的第二晶体管可以由第二控制信号SELBL控制。
与第二位线连接的页缓冲器的第一晶体管可以由控制信号BLBIAS_O控制。与第二位线连接的页缓冲器的第二晶体管可以由第二控制信号SELBL控制。
针对每个页缓冲器，公共位线节点N1的电位可以被不同地设置。
在图9中，假设内部电源电压为2.1V。假设被施加到输入电源节点VEXT_PB的输入电压是3.7V。假设接地电压为0V。然而，电源电压的电平不限于本实施方式。
位线设置步骤可以包括第一步骤Step1至第三步骤Step3。
在步骤1中，第一控制信号BLBIAS的控制信号BLBIAS_E的电平可以是0V，并且控制信号BLBIAS_O的电平可以是0V。第二控制信号SELBL的电平可以是足以导通第二晶体管的第一导通电压Von1。在图9中，第一导通电压Von1的电平可以是4.5V。然而，第一导通电压Von1的电平不限于本实施方式。
例如，在连接到编程允许位线的第一页缓冲器中，公共位线节点的电位可以被设置为0V。由于在第一页缓冲器中控制信号BLBIAS_E的电平为0V，因此第一晶体管可以截止。由于在第一页缓冲器中第二控制信号的电平为4.5V，因此第二晶体管可以导通。因此，被施加到输入电源节点的3.7V可以不被传送到编程允许位线，并且被施加到公共位线节点的0V可以被传送到编程允许位线。
在连接到编程禁止位线的第二页缓冲器中，公共位线节点的电位可以被设置为2.1V。由于在第二页缓冲器中控制信号BLBIAS_E的电平为0V，因此第一晶体管可以截止。由于在第二页缓冲器中第二控制信号的电平为4.5V，因此第二晶体管可以导通。因此，被施加到输入电源节点的3.7V可以不被传送到编程禁止位线，并且被施加到公共位线节点的2.1V可以被传送到编程禁止位线。
在连接到第二位线的第三页缓冲器中，公共位线节点线的电位可以被设置为0V。由于在第三页缓冲器中的控制信号BLBIAS_O的电平为0V，因此第一晶体管可以截止。由于在第三页缓冲器中的第二控制信号的电平为4.5V，因此第二晶体管可以导通。因此，可以不将3.7V传送到第二位线，并且可以将被施加到公共位线节点的0V传送到第二位线。
因此，在步骤1中，可以将编程允许位线的电位设置为0V(即，接地电压)。可以将编程禁止位线的电位预充电到2.1V。可以将第二位线的电位设置为0V(即，接地电压)。
在步骤2中，第一控制信号BLBIAS的控制信号BLBIAS_E的电平可以是0V，并且控制信号BLBIAS_O的电平可以是0V。因此，第一控制信号BLBIAS的电平可以与步骤1中的电平相同。第二控制信号SELBL的电平可以是0V(即，接地电压)。因此，与步骤1相比，第二控制信号SELBL的电平可以从4.5V转变为0V。与步骤1相比，可以将第三页缓冲器的公共位线节点的电位从0V预充电到2.1V。
例如，在第一页缓冲器中，第一晶体管截止，并且被施加到输入电源节点的3.7V不被传送到编程允许位线。在第一页缓冲器中，第二晶体管截止，并且被施加到公共位线节点的0V不被传送到编程允许位线。因此，编程允许位线可以被浮置，并且编程允许位线的电位可以保持为在步骤1中施加的0V。
在第二页缓冲器中，第一晶体管截止，并且被施加到输入电源节点的3.7V不被传送到编程禁止位线。在第二页缓冲器中，第二晶体管截止，并且被施加到公共位线节点的2.1V不被传送到编程禁止位线。因此，编程禁止位线可以被浮置，并且编程禁止位线的电位可以保持为在步骤1中施加的2.1V。
在第三页缓冲器中，第一晶体管截止，并且被施加到输入电源节点的3.7V不被传送到第二位线。在第三页缓冲器中，第二晶体管截止，并且被施加到公共位线节点的2.1V不被传送到第二位线。因此，第二位线可以被浮置，并且第二位线的电位可以保持为在步骤1中施加的0V。
因此，在步骤2中，可以将编程允许位线的电位、编程禁止位线的电位以及第二位线的电位保持为与步骤1的电位相同。
在步骤3中，第一控制信号BLBIAS的控制信号BLBIAS_E的电平可以是0V。第一控制信号BLBIAS的控制信号BLBIAS_O的电平可以是足以使第一晶体管导通的第二导通电压Von2。在图9中，第二导通电压Von2的电平可以是20V。然而，第二导通电压Von2的电平不限于本实施方式。第二控制信号SELBL的电平可以是作为内部电源电压的2.1V。因此，与步骤2相比，第二控制信号SELBL的电平可以从0V转变为2.1V。第一页缓冲器至第三页缓冲器中的每一个的公共位线节点的电位可以与步骤2的电位相同。
例如，第一页缓冲器的第一晶体管可以被截止。因此，被施加到输入电源节点的3.7V可以不被传送到编程允许位线。第一页缓冲器的第二晶体管可以被导通。因此，可以将被施加到公共位线节点的0V传送到编程允许位线。因此，编程允许位线的电位可以保持为作为接地电压电平的0V。
在第二页缓冲器中，第一晶体管截止，并且被施加到输入电源节点的3.7V电压不被传送到编程禁止位线。在第二页缓冲器中，作为内部电源电压的2.1V可以被同等地施加到第二晶体管的栅极端子和源极端子。因此，由于栅极端子和源极端子之间的电压差为0V，所以第二晶体管可以被截止。
如上所述，将与被施加到栅极端子的电压相同的电压施加到晶体管的源极端子的操作可以是反馈偏压(back bias)施加操作。可以通过反馈偏压施加操作来使第二晶体管截止，并且可以阻止从晶体管的漏极端子流向源极端子的电流。
由于第二晶体管截止，因此编程禁止位线可以被浮置。通过位线耦合效应，编程禁止位线的电位可以从2.1V增加到5.8V。可以由于与编程禁止位线相邻的第二位线的电位从0V增加到作为输入电压的3.7V的事实而引起该位线耦合效应。
可以根据相邻位线的电压增加宽度(width)和位线耦合系数来确定根据位线耦合效应的电压增加宽度。在图9中，为了便于描述，假设位线耦合系数为1。位线耦合系数不限于本实施方式。
在第三页缓冲器中，第一晶体管可以被导通，并且被施加到输入电源节点的3.7V可以被传送到第二位线。在第三页缓冲器中，第二晶体管可以通过反馈偏压施加操作而截止。因此，与步骤2相比，第二位线的电位可以从0V被预充电到作为输入电压的3.7V。
因此，在步骤3中，编程允许位线的电位可以保持为0V。编程禁止位线的电位可以通过位线耦合效应而从2.1V增加到5.8V。第二位线的电位可以从0V被预充电到3.7V。
根据图9的实施方式，可以使用内部电源电压将编程禁止位线的电位增加到第一目标电压。因此，通过使用由于将与编程禁止位线相邻的第二位线的电位增加到输入电压而引起的位线耦合效应，可以将编程禁止位线的电位增加到第二目标电压。
因此，存在优点在于，可以通过使用在存储器装置中生成的内部电源电压或输入电源电压而将编程禁止位线的电位设置为大于内部电源电压或输入电源电压的电平。
在一种实施方式中，由于漏极选择晶体管直接连接到位线，所以沟道升压可能小于存储器单元串的一般存储器单元的沟道升压。因此，当在对漏极选择晶体管的编程操作中仅使用内部电源电压将编程禁止电压施加到编程禁止位线上时，可能不能将具有足够高电平的编程禁止电压施加到编程禁止位线。
为了解决这个问题，需要通过使用与存储器装置的外部分开提供的高电压来增加编程禁止位线的电位。在这种情况下，可能需要用于接收高电压的单独电路或装置。
根据图9的实施方式，在对漏极选择晶体管的编程操作中，存在优点在于可以通过使用在存储器装置中生成的电压将编程禁止位线的电位设置为足够高的电压，而无需用于从存储器装置的外部接收高电压的单独的电路或装置。
图10是用于描述根据一种实施方式的位线设置操作的时序图。
参照图6和图10，编程操作可以包括编程步骤PGM步骤和验证步骤Verify步骤。编程步骤PGM步骤包括其中执行位线设置操作的位线电压设置步骤和其中执行编程电压施加操作的编程脉冲施加步骤。
在图10中，可以对在与漏极选择线SEL DSL连接的漏极选择晶体管中的与第一位线连接的第一漏极选择晶体管进行编程操作。第一漏极选择晶体管可以是编程目标单元。在与漏极选择线连接的漏极选择晶体管中的与第二位线连接的第二漏极选择晶体管可以是非编程目标单元。
在图10中，假设第一位线是偶数位线，并且第二位线是奇数位线。在另一实施方式中，第一位线可以是奇数位线，并且第二位线可以是偶数位线。
与编程目标单元连接的位线可以是第一位线。与编程目标单元中的编程允许单元连接的位线可以是第一位线中的编程允许位线BL_E_1。与编程目标单元中的编程禁止单元连接的位线可以是第一位线中的编程禁止位线BL_E_2。与非编程目标单元连接的位线可以是第二位线BL_O_1和BL_O_2。
参照图7，页缓冲器中的第一晶体管可以将输入电源节点VEXT_PB和位线BL彼此连接，并且可以根据第一控制信号BLBIAS而受到控制。页缓冲器中的第二晶体管可以将位线BL和公共位线节点N1彼此连接，并且可以根据第二控制信号SELBL而受到控制。可以根据存储在锁存器中的数据将页缓冲器中的公共位线节点N1的电位设置为内部电源电压或接地电压。
在一种实施方式中，与第一位线连接的页缓冲器的第一晶体管可以由控制信号BLBIAS_E控制。与第一位线连接的页缓冲器的第二晶体管可以由第二控制信号SELBL控制。
与第二位线连接的页缓冲器的第一晶体管可以由控制信号BLBIAS_O控制。与第二位线连接的页缓冲器的第二晶体管可以由第二控制信号SELBL控制。
在一种实施方式中，时段t1至t6可以是位线设置步骤。时段t6至t7可以是编程脉冲施加步骤。在位线设置步骤中，可以将接地电压VGND施加到漏极选择线SEL DSL。在编程脉冲施加步骤中，可以将编程电压VPGM施加到漏极选择线SEL DSL。
参照图9，时段t1至t3可以包括步骤1。时间段t3至t4可以包括步骤2。时段t4至t6可以包括步骤3。
在时段t1到t3中，编程禁止位线BL_E_2的电位可以增加到第一目标电压Vtar1。第一目标电压Vtar1的电平可以是内部电源电压电平VCORE。编程允许位线BL_E_1的电位可以被设置为接地电压电平VGND。第二位线BL_O_1和BL_O_2的电位可以被设置为接地电压电平VGND。
在时段t3至t4中，编程禁止位线BL_E_2可以被浮置，并且编程禁止位线BL_E_2的电位可以保持为第一目标电压Vtar1。编程允许位线BL_E_1可以被浮置，并且编程允许位线BL_E_1的电位可以保持为接地电压电平VGND。第二位线BL_O_1和BL_O_2可以被浮置，并且第二位线BL_O_1和BL_O_2的电位可以保持为接地电压电平VGND。
在时段t4至t6中，编程允许位线BL_E_1的电位可以被设置为接地电压电平VGND。第二位线BL_O_1和BL_O_2的电位可以增加到输入电压电平。在图9中，输入电压电平可以是外部电源电压电平VCCE。输入电压电平不限于本实施方式，并且可以具有各种值。
通过由于与编程禁止位线BL_E_2相邻的第二位线BL_O_1和BL_O_2的电位增加到输入电压电平这一事实而引起的位线耦合效应，可以将浮置的编程禁止位线BL_E_2的电位增加到第二目标电压Vtar2。
在一种实施方式中，可以基于第一目标电压Vtar1和输入电压来确定第二目标电压Vtar2。例如，第二目标电压Vtar2的电平可以是通过将经由将输入电压电平乘以位线耦合系数而获得的值与第一目标电压值Vtar1相加而获得的值。位线耦合系数可以具有介于0和1之间的值。在图9中，假设位线耦合系数具有值1。
参照图7和图9，在时段t1至t3中，第二控制信号SELBL的电平可以是足以使每个页缓冲器的第二晶体管导通的第一导通电压Von1。在时段t3至t4中，第二控制信号SELBL的电平可以是接地电压电平VGND。在时段t4至t7中，第二控制信号SELBL的电平可以是内部电源电压电平VCORE。
在时段t1至t7中，被施加到与第一位线连接的页缓冲器的第一晶体管的控制信号BLBIAS_E的电平可以是接地电压电平VGND。
在时段t1至t5中，被施加到与第二位线连接的页缓冲器的第一晶体管的控制信号BLBIAS_O的电平可以是接地电压电平VGND。在时段t5至t6中，控制信号BLBIAS_O的电平可以是足以使第一晶体管导通的第二导通电压Von2。在时段t6至t7中，控制信号BLBIAS_O的电平可以是接地电压电平VGND。
参照图8，每个页缓冲器的第四晶体管T4可以将公共位线节点N1和节点N2彼此连接，并且可以根据第四控制信号PBSENSE而受到控制。可以根据第四控制信号PBSENSE将被施加到节点N2的内部电源电压或接地电压传送到公共位线节点N1。
在时段t1至t2中，第四控制信号PBSENSE的电平可以是接地电压电平VGND。在时段t2至t6中，第四控制信号PBSENSE的电平可以是足以使第四晶体管T4导通的第三导通电压电平Von3。在时段t6至t7中，第四控制信号PBSENSE的电平可以是接地电压电平VGND。
图11是用于描述编程操作的流程图。
参照图10和图11，编程操作可以包括位线设置操作和编程脉冲施加操作。与漏极选择线连接的漏极选择晶体管可以连接到第一位线和第二位线。编程操作可以是对于与漏极选择线连接的漏极选择晶体管中的与第一位线连接的第一漏极选择晶体管的编程操作。
在一种实施方式中，第一位线可以是偶数位线，并且第二位线可以是奇数位线。在另一实施方式中，第一位线可以是奇数位线，并且第二位线可以是偶数位线。
在步骤S1101中，可以执行位线设置操作。在位线设置操作中，第一位线中的编程允许位线的电位可以被设置为接地电压电平。第二位线的电位可以被预充电到编程禁止电压电平。可以通过使用由于第二位线的电位的增加而引起的位线耦合效应而将第一位线中的编程禁止位线的电位增加到大于编程禁止电压电平的电压电平。
在步骤S1103中，可以执行编程脉冲施加操作。编程脉冲施加操作可以是将编程电压施加到与漏极选择晶体管连接的漏极选择线的操作。
图12是用于描述图11的位线设置操作的流程图。
参照图12，在步骤S1201中，存储器装置可以将第一位线中的编程禁止位线的电位增加到第一电压。在一种实施方式中，第一电压可以是内部电源电压。
在步骤S1203中，存储器装置可以将编程禁止位线浮置。
在步骤S1205中，存储器装置可以将第二位线的电位增加到第二电压。在一种实施方式中，第二电压可以是内部电源电压。在另一个实施方式中，第二电压可以是外部电源电压。在与浮置的编程禁止位线相邻的第二位线的电位增加到第二电压的同时，编程禁止位线的电位可以通过位线耦合效应而从第一电压增加到第三电压。可以基于第一电压和第二电压来确定第三电压。例如，第三电压值可以是通过将经由将第二电压值乘以位线耦合系数而获得的值与第一电压值相加而获得的值。
在步骤S1207中，存储器装置可以将第一位线中的编程允许位线的电位设置为编程允许电压。在一种实施方式中，编程允许电压可以是接地电压。
图13是用于描述图1的存储器装置的另一实施方式的图。
参照图13，存储装置50可以包括存储器装置100和控制存储器装置100的操作的存储器控制器200。存储装置50是在诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、平板电脑或车载信息娱乐系统的主机300的控制下存储数据的装置。
可以根据作为与主机300的通信方法的主机300的接口来将存储装置50制造为各种类型的存储装置中的一种。例如，存储装置50可以被配置为诸如SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存存储(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡类型存储装置，外围组件互连(PCI)卡类型存储装置，PCI Express(PCI-E)卡类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒的各种类型的存储装置中的任何一种。
存储装置50可以被制造为各种类型的封装中的任何一种。例如，存储装置50可以被制造为诸如层叠封装(POP)、系统级封装(SIP)、芯片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造的封装(WFP)和晶圆级堆叠封装(WSP)的各种类型的封装类型中的任何一种。
存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
每一个存储器单元可以配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
存储器单元阵列可以包括多个存储器块。每一个存储器块可以包括多个存储器单元。一个存储器块可以包括多个页。在一种实施方式中，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。
存储器块可以是用于擦除数据的单位。在一种实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设存储器装置100是NAND闪存存储器。
存储器装置100被配置为从存储器控制器200接收命令和地址，并访问存储器单元阵列中的由地址选择的区域。也就是说，存储器装置100可以对由地址选择的区域执行由命令指示的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除存储在由地址选择的区域中的数据。
存储器控制器200控制存储装置50的整体操作。
当电源被施加到存储装置50时，存储器控制器200可以执行固件FW。当存储器装置100是闪存存储器装置时，存储器控制器200可以操作诸如闪存转换层(FTL)之类的固件以控制主机300与存储器装置100之间的通信。
在一种实施方式中，存储控制器200可以从主机300接收数据和逻辑块地址(LBA)，并将逻辑块地址(LBA)转换为指示被包括在存储器装置100中的其中要存储数据的存储器单元的地址的物理块地址(PBA)。
存储器控制器200可以响应于来自主机300的请求来控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将写入命令、物理块地址和数据提供给存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和物理块地址提供给存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和物理块地址提供给擦除装置100。
在一种实施方式中，不管来自主机300的请求如何，存储器控制器200都可以生成命令、地址和数据并将其发送到存储器装置100。例如，存储控制器200可以向存储器装置100提供命令、地址和数据以执行诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作的后台操作。
在一种实施方式中，存储器控制器200可以控制至少两个存储器装置100。在这种情况下，存储器控制器200可以根据交织方法控制存储器装置100以提高操作性能。交织方法可以是用于使至少两个存储器装置100的操作时段重叠的操作方法。
主机300可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附件SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI Express(PCIe)、非易失性存储器Express(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)，双列直插式内存模块(DIMM)、注册DIMM(RDIMM)和减载DIMM(LRDIMM)的各种通信方法中的至少一种与存储装置50进行通信。
相关申请的交叉引用
本申请要求于2019年12月11日在韩国知识产权局提交的韩国专利申请第10-2019-0164942号的优先权，其全部公开内容通过引用合并于此。

Claims (25)

1.一种存储器装置，该存储器装置包括：
第一存储器单元串和第二存储器单元串；
外围电路，所述外围电路通过第一位线连接到每一个所述第一存储器单元串的第一漏极选择晶体管，并且通过第二位线连接到每一个所述第二存储器单元串的第二漏极选择晶体管；以及
控制逻辑，所述控制逻辑被配置为控制所述外围电路将所述第一位线中的编程禁止位线的电位增加到第一电压，并且在所述编程禁止位线的电位增加到所述第一电压之后将所述编程禁止位线浮置并将所述第二位线的电位增加到第二电压。
2.根据权利要求1所述的存储器装置，其中，所述第一存储器单元串与所述第二存储器单元串交替布置。
3.根据权利要求1所述的存储器装置，其中，所述外围电路将所述第一位线中的编程允许位线的电位设置为编程允许电压。
4.根据权利要求1所述的存储器装置，其中，在所述第二位线的电位增加到所述第二电压时，所述外围电路将将被浮置的所述编程禁止位线的电位增加到第三电压。
5.根据权利要求4所述的存储器装置，其中，通过将所述第二位线的电位增加到所述第二电压而引起的位线耦合效应，将被浮置的所述编程禁止位线的电位增加到所述第三电压。
6.根据权利要求4所述的存储器装置，其中，所述第二电压大于或等于所述第一电压，并且
基于所述第一电压和所述第二电压来确定所述第三电压。
7.根据权利要求6所述的存储器装置，其中，所述第三电压大于所述第二电压。
8.根据权利要求4所述的存储器装置，其中，所述第一电压包括内部电源电压，并且
其中，所述第二电压包括外部电源电压。
9.根据权利要求1所述的存储器装置，其中，在所述第二位线的电位增加到所述第二电压之后，所述外围电路向与所述第一漏极选择晶体管和所述第二漏极选择晶体管连接的漏极选择线施加编程脉冲。
10.根据权利要求3所述的存储器装置，其中，所述外围电路包括：
电压发生器，所述电压发生器被配置为生成所述第一电压和所述第二电压；以及
读取和写入电路，所述读取和写入电路被配置为设置所述第一位线的电位和所述第二位线的电位。
11.根据权利要求10所述的存储器装置，其中，所述读取和写入电路包括第一页缓冲器、第二页缓冲器和第三页缓冲器，并且
所述第一页缓冲器、所述第二页缓冲器和所述第三页缓冲器中的每一个包括：
第一晶体管，所述第一晶体管将与页缓冲器连接的位线和输入电源节点彼此连接，并根据第一控制信号而受到控制；
第二晶体管，所述第二晶体管将与所述页缓冲器连接的所述位线和公共位线节点彼此连接，并根据第二控制信号而受到控制；以及
位线电压设置电路，所述位线电压设置电路被配置为根据存储在锁存器中的编程验证结果将所述公共位线节点的电位预充电到内部电源电压或将所述公共位线节点的电位放电到接地电压。
12.根据权利要求11所述的存储器装置，其中，被施加到所述输入电源节点的电压包括所述第一电压和所述第二电压中的至少一个。
13.根据权利要求11所述的存储器装置，其中，所述第一页缓冲器连接到所述编程允许位线，
其中，所述第二页缓冲器连接到所述编程禁止位线，并且
其中，所述第三页缓冲器连接到任何一条所述第二位线。
14.根据权利要求13所述的存储器装置，其中，在所述编程禁止位线的电位增加到所述第一电压时，所述第一页缓冲器至所述第三页缓冲器中的每一个的所述第一晶体管截止，并且所述第一页缓冲器至所述第三页缓冲器中的每一个的所述第二晶体管导通，
其中，所述第一页缓冲器和所述第三页缓冲器中的每一个的所述位线电压设置电路将所述第一页缓冲器和所述第三页缓冲器中的每一个的所述公共位线节点的电位放电到所述接地电压，并且
其中，所述第二页缓冲器的所述位线电压设置电路将所述第二页缓冲器的所述公共位线节点的电位预充电到所述内部电源电压。
15.根据权利要求13所述的存储器装置，其中，在所述第二位线的电位增加到所述第二电压时，所述第一页缓冲器和所述第二页缓冲器中的每一个的所述第一晶体管截止，所述第三页缓冲器的所述第一晶体管导通，并且所述第一页缓冲器至所述第三页缓冲器中的每一个的所述第二晶体管导通，
其中，所述第一页缓冲器的所述位线电压设置电路将所述第一页缓冲器的所述公共位线节点的电位放电到所述接地电压，并且
其中，所述第二页缓冲器和所述第三页缓冲器中的每一个的所述位线电压设置电路将所述第二页缓冲器和所述第三页缓冲器中的每一个的所述公共位线节点的电位预充电到所述内部电源电压。
16.根据权利要求15所述的存储器装置，其中，用于使所述第一页缓冲器至所述第三页缓冲器中的每一个的所述第二晶体管导通的电压的电平与所述内部电源电压的电平相同。
17.一种操作包括第一存储器单元串和第二存储器单元串的存储器装置的方法，该方法包括以下步骤：
将与每一个所述第一存储器单元串的第一漏极选择晶体管连接的第一位线中的编程禁止位线的电位增加到第一电压；
将所述编程禁止位线浮置；以及
将与每一个所述第二存储器单元串的第二漏极选择晶体管连接的第二位线的电位增加到第二电压。
18.根据权利要求17所述的方法，其中，所述第一存储器单元串与所述第二存储器单元串交替布置。
19.根据权利要求17所述的方法，该方法还包括以下步骤：
将所述第一位线中的编程允许位线的电位设置为编程允许电压。
20.根据权利要求17所述的方法，其中，在将所述第二位线的电位增加到所述第二电压时，将被浮置的所述编程禁止位线的电位增加到第三电压。
21.根据权利要求20所述的方法，其中，通过将所述第二位线的电位增加到所述第二电压而引起的位线耦合效应，将被浮置的所述编程禁止位线的电位增加到所述第三电压。
22.根据权利要求20所述的方法，其中，所述第二电压大于或等于所述第一电压，并且
基于所述第一电压和所述第二电压来确定所述第三电压。
23.根据权利要求22所述的方法，其中，所述第三电压大于所述第二电压。
24.根据权利要求17所述的方法，该方法还包括以下步骤：
将编程脉冲施加到与所述第一漏极选择晶体管和所述第二漏极选择晶体管连接的漏极选择线。
25.一种存储器装置，该存储器装置包括：
第一存储器单元串和第二存储器单元串；
外围电路，该外围电路通过第一位线连接到每一个所述第一存储器单元串的第一漏极选择晶体管，并且通过第二位线连接到每一个所述第二存储器单元串的第二漏极选择晶体管；以及
控制逻辑，该控制逻辑被配置为控制外围电路，以通过将所述第一位线中的编程禁止位线的电位增加到第一电压并且将所述第二位线的电位增加到第二电压来将所述编程禁止位线的电位从所述第一电压增加到第三电压。
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