KR20230037296A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중 타겟 셀들에 대해 각각 프로그램 전압 인가 단계 및 제1 검증 전압 및 상기 제1 검증 전압보다 높은 제2 검증 전압을 이용하여 상기 타겟 셀들이 프로그램되었는지 여부를 확인하는 검증 단계를 포함하는 복수의 루프들을 포함하는 프로그램 동작을 수행하는 주변 회로, 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함하고, 상기 프로그램 동작 제어부는, 상기 복수의 루프들 중 미리 설정된 타겟 루프에서부터 상기 제1 검증 전압과 상기 제2 검증 전압간의 간격인 검증 전압 간격을 변경하는 검증 전압 제어부 및 상기 복수의 루프들 중 상기 타겟 루프인 제 n번째 루프의 상기 검증 단계에서의 검증 결과를 기초로, 제 n+1번째 루프의 상기 프로그램 전압 인가 단계에서, 상기 타겟 셀들 중 제1 검증 전압보다 낮은 문턱 전압을 갖는 제1 메모리 셀들과 연결된 비트라인들에 제1 비트라인 전압을 인가하고, 상기 제1 검증 전압보다 크거나 같고, 제2 검증 전압보다 낮은 문턱 전압을 갖는 제2 메모리 셀들과 연결된 비트라인들에 상기 제1 비트라인 전압보다 높은 제2 비트라인 전압을 인가하고, 제 n+2번째 루프의 상기 프로그램 전압 인가 단계에서, 상기 제1 메모리 셀들과 연결된 비트라인들에 대해 상기 제2 비트라인 전압을 인가하도록 상기 주변 회로를 제어하는 비트라인 전압 제어부를 포함할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
실시 예는 두 개의 검증 전압을 이용하여 프로그램 동작을 수행하는 프로그램 동작 방법에서, 후반부 루프에서 검증 동작을 생략하는 프로그램 동작 시, 분포 열화가 개선된 메모리 장치를 제공한다.
실시 예에 따른 메모리 장치는, 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중 타겟 셀들에 대해 각각 프로그램 전압 인가 단계 및 제1 검증 전압 및 상기 제1 검증 전압보다 높은 제2 검증 전압을 이용하여 상기 타겟 셀들이 프로그램되었는지 여부를 확인하는 검증 단계를 포함하는 복수의 루프들을 포함하는 프로그램 동작을 수행하는 주변 회로, 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함하고, 상기 프로그램 동작 제어부는, 상기 복수의 루프들 중 미리 설정된 타겟 루프에서부터 상기 제1 검증 전압과 상기 제2 검증 전압간의 간격인 검증 전압 간격을 변경하는 검증 전압 제어부 및 상기 복수의 루프들 중 상기 타겟 루프인 제 n번째 루프의 상기 검증 단계에서의 검증 결과를 기초로, 제 n+1번째 루프의 상기 프로그램 전압 인가 단계에서, 상기 타겟 셀들 중 제1 검증 전압보다 낮은 문턱 전압을 갖는 제1 메모리 셀들과 연결된 비트라인들에 제1 비트라인 전압을 인가하고, 상기 제1 검증 전압보다 크거나 같고, 제2 검증 전압보다 낮은 문턱 전압을 갖는 제2 메모리 셀들과 연결된 비트라인들에 상기 제1 비트라인 전압보다 높은 제2 비트라인 전압을 인가하고, 제 n+2번째 루프의 상기 프로그램 전압 인가 단계에서, 상기 제1 메모리 셀들과 연결된 비트라인들에 대해 상기 제2 비트라인 전압을 인가하도록 상기 주변 회로를 제어하는 비트라인 전압 제어부를 포함할 수 있다.
실시 예에 따른 복수의 메모리 셀들 중 타겟 셀들에 연결된 워드라인에 루프가 증가함에 따라 스텝 전압만큼 증가한 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 제1 검증 전압 및 제2 검증 전압을 이용하여 상기 타겟 셀들에 대한 검증 동작을 수행하는 메모리 장치의 동작 방법은, 미리 설정된 타겟 루프에 관한 정보를 기초로, 복수의 루프들 중 제 n번째 루프에서 상기 제1 검증 전압과 상기 제2 검증 전압 사이의 간격인 검증 전압 간격을 상기 복수의 루프들 중 첫 번째 루프 내지 제 n-1번째 루프에서의 검증 전압 간격인 디폴트 검증 전압 간격으로부터 타겟 간격으로 변경하여 상기 검증 동작을 수행하는 단계, 상기 제 n번째 루프에서의 상기 검증 동작의 결과를 기초로, 상기 복수의 루프들 중 제 n+1번째 루프에서, 상기 제1 검증 전압보다 낮은 문턱 전압을 갖는 제1 메모리 셀들과 연결된 비트라인들에 제1 비트라인 전압을 인가하고 상기 제1 검증 전압보다 크거나 같고, 상기 제2 검증 전압보다 낮은 문턱 전압을 갖는 제2 메모리 셀들과 연결된 비트라인들에 상기 제1 비트라인 전압보다 높은 제2 비트라인 전압을 인가하여 상기 프로그램 동작을 수행하는 단계, 상기 복수의 루프들 중 제 n+2번째 루프에서, 상기 제1 메모리 셀들과 연결된 비트라인들에 상기 제2 비트라인 전압을 인가하여 프로그램 동작을 수행하는 단계를 포함할 수 있다.
실시 예에 따른 메모리 장치는 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중 타겟 셀들에 대해 각각 프로그램 전압 인가 단계 및 복수의 검증 전압들을 이용하여 상기 타겟 셀들이 프로그램 되었는지 여부를 확인하는 검증 단계를 포함하는 복수의 루프들을 포함하는 프로그램 동작을 수행하는 주변 회로 및 상기 복수의 루프들 중 미리 설정된 타겟 루프에서부터 상기 복수의 검증 전압들 간의 간격을 디폴트 간격에서 타겟 간격으로 변경하고, 상기 타겟 루프인 제 n번째 루프의 검증 단계에서의 검증 결과를 기초로 제 n+1번째 루프 및 제 n+2번째 루프의 프로그램 전압 인가 단계에서 상기 타겟 셀들의 비트라인들에 인가될 비트라인 전압들을 각각 결정하고, 상기 제 n+1번째 루프 및 제 n+2번째 루프에서 검증 단계의 수행을 생략하도록 상기 주변 회로를 제어하는 상기 프로그램 동작 제어부를 포함할 수 있다.
본 기술에 따르면, 두 개의 검증 전압을 이용하여 프로그램 동작을 수행하는 프로그램 동작 방법에서, 후반부 루프에서 검증 동작을 생략하는 프로그램 동작 시, 분포 열화가 개선된 메모리 장치를 제공한다.
도 1은 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 6은 본 발명에 따른 실시 예에 따른 전류 센싱 회로가 카운트한 페일 비트 수와 기준 개수의 비교 결과에 따른 패스 루프를 설명하기 위한 도면이다.
도 7은 본 발명에 따른 실시 예에서, 후반부 루프에서 검증 동작의 생략을 설명하기 위한 도면이다.
도 8은 실시 예에 따른 더블 검증 프로그램 동작을 설명하기 위한 도면이다.
도 9는 더블 검증 프로그램 동작에서 후반부 루프의 검증 동작 생략시 메모리 셀들의 분포 열화를 설명하기 위한 도면이다.
도 10a는 두 검증 전압 사이의 간격 변경에 따른 메모리 셀들의 분포를 설명하기 위한 도면이다.
도 10b는 실시 예에서, 타겟 메모리 셀들과 연결된 비트라인 전압의 레벨 증가에 따른 DPGM 유효 전압의 변화를 설명하기 위한 도면이다.
도 11은 스텝 전압의 크기에 따른 디폴트 검증 전압 간격과 제2 메모리 셀들과 연결된 비트라인에 인가되는 디폴트 비트라인 전압의 크기를 설명하기 위한 도면이다.
도 12는 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
본 명세서 또는 출원에 개시되어 있는 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하, 첨부한 도면을 참조하여 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드인 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트는 USB(Universal Serial Bus), SATA(Serial AT Attachment), SAS(Serial Attached SCSI), HSIC(High Speed Interchip), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NonVolatile Memory express), UFS(Universal Flash Storage), SD(Secure Digital), MMC(MultiMedia Card), eMMC(embedded MMC), DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
실시 예에서, 메모리 장치(100)는 프로그램 동작 제어부(140) 를 포함할 수 있다.
프로그램 동작 제어부(140)는 복수의 메모리 셀들에 대해 프로그램 동작을 수행하도록 주변 회로를 제어할 수 있다. 프로그램 동작 제어부(140)는 복수의 루프들 중 미리 설정된 타겟 루프에서부터 제1 검증 전압과 제2 검증 전압 간의 간격인 검증 전압 간격을 변경할 수 있다. 프로그램 동작 제어부(140)는 복수의 루프들 중 타겟 루프에서의 검증 단계에서의 검증 결과를 기초로, 제 n+1번째 및 제 n+2번째 루프에서 제1 메모리 셀들 및 제2 메모리 셀들과 각각 연결된 비트라인에 인가되는 전압들을 결정할 수 있다. 프로그램 동작 제어부(140)는 제 n+1번째 루프 및 제 n+2번째 루프에서 검증 단계의 수행을 생략하도록 주변 회로를 제어할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 읽기 패스 전압을 인가할 것이다.
실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL1~BLm)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 또는 페일 신호(PASS/FAIL)를 제어 로직(130)으로 출력할 수 있다.
실시 예에서 센싱 회로(125)는 타겟 셀들 중 프로그램 페일된 셀들의 개수인 페일 비트 수를 카운트하는 전류 센싱 회로를 포함할 수 있다. 실시 예에서 주변 회로는 복수의 메모리 셀들 중 타겟 셀들에 대해 프로그램 동작을 수행할 수 있다. 프로그램 동작은 프로그램 전압 인가 단계 및 검증 단계를 각각 포함하는 복수의 루프들을 포함할 수 있다. 프로그램 전압 인가 단계에서, 루프가 증가함에 따라 스텝 전압만큼 증가하는 프로그램 전압이 타겟 셀들과 연결된 워드라인에 인가될 수 있다. 검증 단계에서 두 개의 검증 전압들을 이용하여 타겟 셀들이 프로그램되었는지 여부가 확인될 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호(PBSIGNALS)는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
제어 로직 (130)은 프로그램 동작 제어부(140)를 포함할 수 있다. 프로그램 동작 제어부(140)는 검증 전압 제어부(141), 비트라인 전압 제어부(142), 프로그램 설정 정보 저장부(143)를 포함할 수 있다.
검증 전압 제어부(141)는 더블 검증 프로그램 동작(Double verify PGM)에서, 두 검증 전압 사이의 간격인 검증 전압 간격을 조절할 수 있다. 검증 전압 간격은 프리 검증 전압과 메인 검증 전압 사이의 간격을 의미할 수 있다.
검증 전압 제어부(141) 타겟 루프 정보를 기초로, 타겟 루프에서 두 검증 전압 사이의 간격을 변경할 수 있다. 두 검증 전압 중 메인 검증 전압은 프로그램 동작의 목표 상태에 대응되는 검증 전압일 수 있다. 두 검증 전압 중 프리 검증 전압은 메인 검증 전압보다 낮은 레벨에서, 메모리 셀에 대한 프로그램 동작이 진행된 정도를 검증하는 전압일 수 있다.
검증 전압 제어부(141)는 디폴트 검증 전압 정보를 기초로 스텝 전압의 크기에 따라 디폴트 검증 전압 간격을 설정할 수 있다. 디폴트 검증 전압 정보는 복수의 스텝 전압들에 대응하는 디폴트 검증 전압의 간격들에 대한 정보일 수 있다. 구체적으로, 검증 전압 제어부(141)는 스텝 전압의 크기가 클수록 디폴트 검증 전압 간격을 넓게 설정할 수 있다.
비트라인 전압 제어부(142)는 프로그램 동작이 수행되는 타겟 셀들 중 제1 메모리 셀들과 연결된 비트라인들에 인가되는 제1 비트라인 전압과 제2 메모리 셀들에 인가되는 제2 비트라인 전압을 설정할 수 있다. 실시 예에서 제1 비트라인 전압은 접지 전압일 수 있다. 제2 비트라인 전압은 제1 비트라인 전압보다 높은 전압일 수 있다.
제1 메모리 셀들은 타겟 셀들 중 문턱 전압이 제1 검증 전압보다 낮은 메모리 셀일 수 있다. 제1 검증 전압은 프리 검증 전압일 수 있다. 제2 메모리 셀들은 타겟 셀들 중 문턱 전압이 제1 검증 전압보다 크거나 같고, 제2 검증 전압보다 낮은 메모리 셀일 수 있다. 제2 검증 전압은 메인 검증 전압일 수 있다.
실시 예에서, 비트라인 전압 제어부(142)는 타겟 루프 정보를 기초로 타겟 루프 이후에, 제2 비트라인의 전압을 디폴트 비트라인 전압보다 높게 설정할 수 있다. 다른 실시 예에서, 비트라인 전압 제어부(142)는 전류 센싱 회로가 카운트한 페일 비트 수가 기준 개수 이하인 패스 루프 이후에, 제2 비트라인의 전압을 디폴트 비트라인 전압보다 높게 설정할 수 있다
비트라인 전압 제어부(142)는 디폴트 비트라인 전압 정보를 기초로 스텝 전압이 증가함에 따라 제2 비트라인 전압의 디폴트 비트라인 전압을 높게 설정할 수 있다.
프로그램 동작 제어부(140)는 복수의 메모리 셀들 중 타겟 셀들에 대해 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 프로그램 동작은 프로그램 전압 인가 단계 및 검증 단계를 각각 포함하는 복수의 루프들을 포함할 수 있다. 프로그램 전압 인가 단계에서, 루프가 증가함에 따라 스텝 전압만큼 증가하는 프로그램 전압이 타겟 셀들과 연결된 워드라인에 인가될 수 있다. 검증 단계에서 두 개의 검증 전압들을 이용하여 타겟 셀들이 프로그램되었는지 여부가 확인될 수 있다.
프로그램 설정 정보 저장부(143)는 타겟 루프 정보, 디폴트 검증 전압 정보 및 디폴트 비트라인 전압 정보 중 적어도 하나를 저장할 수 있다.
타겟 루프 정보는 복수의 루프들 중 프리 검증 전압과 메인 검증 전압 사이의 간격인 검증 전압 간격을 디폴트 검증 전압 간격으로부터 변경하는 타겟 루프에 관한 정보일 수 있다. 타겟 루프는 미리 설정된 루프일 수 있다. 디폴트 검증 전압 정보는 복수의 스텝 전압들에 대응하는 디폴트 검증 전압 간격들에 대한 정보일 수 있다. 디폴트 비트라인 전압 정보는 복수의 스텝 전압들에 대응하는 제2 비트라인 전압의 디폴트 비트라인 전압에 대한 정보일 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
도 5는 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 메모리 장치는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압을 인가하는 프로그램 전압 인가 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
프로그램 전압 인가 단계에서, 선택된 메모리 셀들과 연결된 선택된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작이 수행될 수 있다. 프로그램 전압 인가 동작에 의해 선택된 메모리 셀들은 제1 내지 제n(n은 자연수) 상태 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다.
실시 예에서, 프로그램 전압은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 결정될 수 있다. 즉, 프로그램 전압의 레벨은 프로그램 루프들이 반복됨에 따라 스텝 전압만큼 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 메모리 컨트롤러의 제어에 따라 다양한 형태로 결정될 수 있다.
선택된 워드라인 이외의 나머지 워드라인들인 비선택된 워드라인들에는 패스 전압이 인가될 수 있다. 실시 예에서, 동일한 레벨을 갖는 패스 전압들이 비선택된 워드라인들에 인가될 수 있다. 실시 예에서, 패스 전압은 워드라인의 위치에 따라서 상이한 레벨을 가질 수 있다.
프로그램 할 메모리 셀에 연결된 선택된 비트라인들에는 프로그램 허용 전압으로 접지 전압이 인가될 수 있다. 프로그램 할 메모리 셀들 이외의 메모리 셀들에 연결된 비트라인들인 비선택된 비트라인들에는 프로그램 금지 전압이 인가될 수 있다.
메모리 장치는 프로그램 검증 단계에서, 선택된 워드라인에는 검증 전압을 인가하고, 비선택된 워드라인들에는 검증 패스 전압을 인가할 수 있다. 메모리 장치는 선택된 워드라인에 연결된 메모리 셀들이 각각 연결된 비트라인들을 통해 출력되는 전압 또는 전류를 감지하고, 감지된 결과를 기초로 검증 단계가 패스인지 페일인지 여부를 결정할 수 있다.
검증 단계에서, 제1 내지 제n 프로그램 상태 중 적어도 하나의 프로그램 상태에 대한 프로그램 검증 동작이 수행될 수 있다. 예를 들어, 제k(k는 1이상 n이하인 자연수)상태로 프로그램 될 메모리 셀들이 제k 상태에 대응되는 검증 전압에 의해 오프 셀로 판독되면, 제k 상태에 대한 프로그램 검증 동작은 패스될 수 있다.
도 5에서, 선택된 메모리 셀들이 두 개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC)이면, 선택된 메모리 셀들은 소거 상태 및 제1 내지 제3 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램될 수 있다. 메모리 셀이 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 전압(Vpgm1)이 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 제1 내지 제3 검증 전압들(V_vfy1~V_vfy3)이 순차적으로 인가된다. 이 때, 목표 상태가 제1 프로그램 상태인 메모리 셀들은 제1 검증 전압(V_vfy1)에 의해 검증이 수행되고, 목표 상태가 제2 프로그램 상태인 메모리 셀들은 제2 검증 전압(V_vfy2)에 의해 검증이 수행되고, 목표 상태가 제3 프로그램 상태인 메모리 셀들은 제3 검증 전압(V_vfy3)에 의해 검증이 수행될 수 있다. 검증 전압의 개수는 본 실시 예에 제한되지 않는다.
각 검증 전압들(V_vfy1~V_vfy3)에 의해 검증 패스된 메모리 셀들은 목표 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 것이다. 프로그램 금지된 메모리 셀들과 연결된 비트라인에는 프로그램 금지 전압이 인가될 수 있다. 제2 프로그램 루프(PL2)에서 선택된 워드라인에 제1 프로그램 전압(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 전압(Vpgm2)이 인가된다.
이 후, 제1 프로그램 루프(PL1)의 검증 동작과 동일하게 검증 동작이 수행된다. 예시적으로, 검증 패스는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.
상술된 바와 같이, 메모리 장치가 멀티 레벨 셀(MLC)을 프로그램할 때, 메모리 장치는 제1 내지 제3 검증 전압들(V_vfy1~V_vfy3)을 사용하여 각각의 프로그램 상태를 목표 상태로 하는 메모리 셀들을 각각 검증하게 된다.
도 6은 본 발명에 따른 실시 예에 따른 전류 센싱 회로가 카운트한 페일 비트 수와 기준 개수의 비교 결과에 따른 패스 루프를 설명하기 위한 도면이다.
도 2를 참조하여 설명된 전류 센싱 회로(Current Sensing Circuit, CSC)는 프로그램 동작이 수행된 타겟 셀들 중 프로그램 페일된 셀들의 개수인 페일 비트 수를 카운트할 수 있다. 페일 비트 수가 기준 개수보다 적거나 같으면, 전류 센싱 검증 동작은 패스될 수 있다. 전류 센싱 검증 동작이 패스된 경우 후속 프로그램 루프에서 검증 동작은 생략될 수 있다. 페일 비트 수가 기준 개수보다 크면, 전류 센싱 검증 동작은 페일 될 수 있다. 기준 개수는 실시 예에 따라 다양하게 설정될 수 있다.
패스 루프는 복수의 프로그램 루프 들 중 페일 비트 수가 기준 개수보다 적거나 같은 루프일 수 있다. 복수의 프로그램 루프들이 수행될 때, 기준 개수가 높을수록 패스 루프의 루프 카운트는 작을 수 있다.
예를 들어, 제1 케이스(Case 1)에서, 페일 비트 수(Fail Bit_1)가 기준 개수(Ref 1)보다 적으므로 루프(Loop_P1)는 패스 루프일 수 있다. 제2 케이스(Case 2)에서, 페일 비트 수(Fail Bit_2)가 기준 개수(Ref 2)보다 적으므로 루프(Loop_P2)는 패스 루프일 수 있다.
제1 및 제2 케이스(Case 1, Case 2)에서 동일하게 프로그램 루프가 수행될 때, 기준 개수(Ref_1)가 기준 개수(Ref_2)보다 적으므로, 전류 센싱 검증 동작은 제1 케이스(Case 1)보다 제2 케이스(Case 2)에서 더 빨리 패스될 수 있다. 따라서, 패스 루프인 루프(Loop_P2)의 카운트는 패스 루프인 루프(Loop_P1)의 카운트보다 작을 수 있다.
도 7은 본 발명에 따른 실시 예에서, 후반부 루프에서 검증 동작의 생략을 설명하기 위한 도면이다.
도 5를 참조하여 설명된 바와 같이, 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn+2)을 포함할 수 있다. 복수의 프로그램 루프들(PL1~PLn+2) 각각은 프로그램 전압을 인가하는 프로그램 전압 인가 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
본 발명에 따른 실시 예에 따르면, 메모리 장치는 검증 단계에서, 프리 검증 전압(Vvfyp) 및 메인 검증 전압(Vvfym)을 이용하여 타겟 셀들에 대한 검증 동작을 수행할 수 있다.
실시 예에 따르면 제1 루프(PL1) 내지 제 n번째 루프(PLn) 각각은 프로그램 전압 인가 단계(PGM Step) 및 검증 단계(Verify Step)를 포함할 수 있다. 제 n+1번째 및 제 n+2번째 루프(PLn+1, PLn+2) 각각은 프로그램 전압 인가 단계(PGM Step)를 포함할 수 있다. 제 n+1번째 및 제 n+2번째 루프(PLn+1, PLn+2)에서 검증 단계(Verify Step)는 생략될 수 있다.
실시 예에 따라, 제 n+1번째 및 제 n+2번째 루프(PLn+1, PLn+2)에서 검증 단계가 생략됨으로써, 전체 프로그램 시간이 감소할 수 있다. 제 n+1번째 및 제 n+2번째 루프(PLn+1, PLn+2)에서 검증 단계(Verify Step)가 생략됨으로써, 타겟 셀들의 분포 열화가 증가할 수 있다.
타겟 셀들의 분포 열화는 도 9에서 후술하기로 한다. 타겟 셀들의 분포 열화를 감소시키기 위한 실시 예는 도 10 내지 도 12를 참조하여 설명하기로 한다.
실시 예에서, 두 개의 검증 전압 레벨로 검증 동작을 수행하는 프로그램 동작을 예로 들어 설명했으나, 프로그램 동작 시 이용되는 검증 전압들의 개수는 실시 예에 의해 제한되지 않는다.
도 8은 실시 예에 따른 더블 검증 프로그램 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 더블 검증 프로그램 동작(Double verify PGM)은 프로그램 동작에 대한 검증 동작 시 두 개의 검증 전압 레벨로 검증 동작을 수행하는 프로그램 동작일 수 있다. 두 개의 검증 전압은 프리 검증 전압(Vvfyp) 및 메인 검증 전압(Vvfym)일 수 있다. 메인 검증 전압(Vvfym)은 메모리 셀의 목표 프로그램 상태(Target PV)에 대응되는 검증 전압일 수 있다. 프리 검증 전압(Vvfyp)은 메인 검증 전압(Vvfym)보다 낮은 레벨에서, 메모리 셀에 대한 프로그램 동작이 진행된 정도를 검증하는 전압일 수 있다.
프로그램 동작의 검증 결과에 따라 메모리 셀의 상태 모드가 결정될 수 있다. 상태 모드는 제1 상태 모드(PGM Mode) 및 제2 상태 모드(DPGM Mode)를 포함할 수 있다.
제1 상태 모드(PGM Mode)인 제1 메모리 셀들(A cells)의 문턱 전압은 프리 검증 전압(Vvfyp)보다 낮으므로 목표 프로그램 상태(Target PV)에 도달하기 위해, 프로그램 동작이 빠르게 수행될 필요가 있다. 제2 상태 모드(DPGM Mode)인 제2 메모리 셀들(B cells)의 문턱 전압은 프리 검증 전압(Vvfyp)보다 높고 메인 검증 전압(Vvfym)보다 낮으므로, 목표 프로그램 상태(Target PV)에 도달하기 위해, 제1 메모리 셀들(A cells)보다, 프로그램 동작이 느리게 수행될 필요가 있다.
따라서, 프로그램 동작 시 제1 상태 모드(PGM Mode)에서 제1 메모리 셀들(A cells)에는 제1 유효 전압이 인가되고, 제2 상태 모드(DPGM Mode)에서 제2 메모리 셀들(B cells)에는 제1 유효 전압보다 낮은 제2 유효 전압이 인가될 수 있다.
제2 메모리 셀들(B cells)에 제1 유효 전압보다 낮은 제2 유효 전압을 인가하기 위해, 타겟 메모리 셀들과 연결된 워드라인에 프로그램 펄스가 인가되는 동안, 제1 메모리 셀들(A cells)과 연결된 비트라인들에 제1 비트라인 전압이 인가되고, 제2 메모리 셀들(B cells)과 연결된 비트라인들에 제2 비트라인 전압이 인가될 수 있다.
제1 비트라인 전압은 접지 전압일 수 있다. 제2 비트라인 전압은 제1 비트라인 전압보다 높은 전압일 수 있다. 제2 메모리 셀들(B cells)이 제1 메모리 셀들(A cells)보다 워드라인과 비트라인 간의 전위 차가 작으므로, 제2 메모리 셀들(B cells)에 제1 메모리 셀들(A cells)보다 더 낮은 유효 전압(Effective bias)이 인가될 수 있다. 실시 예에서, 두 개의 검증 전압 레벨로 검증 동작을 수행하는 프로그램 동작을 예로 들어 설명했으나, 프로그램 동작 시 이용되는 검증 전압들의 개수는 실시 예에 의해 제한되지 않는다.
도 9는 더블 검증 프로그램 동작에서 후반부 루프의 검증 동작 생략시 메모리 셀들의 분포 열화를 설명하기 위한 도면이다.
도 9를 참조하면, 도 8을 참조하여 설명된 검증 동작이 제 n번째 루프(PLn)의 검증 동작일 때, 제 n+1번째 루프(PLn+1) 및 제 n+2번째 루프(PLn+2)에서 타겟 셀들의 분포 열화가 도시된다.
도 9에서, 제 n번째 루프(PLn)는 미리 설정된 타겟 루프일 수 있다. 타겟 루프는 프리 검증 전압과 메인 검증 전압 간의 간격을 디폴트 검증 전압 간격으로부터 변경하는 루프일 수 있다. 다른 실시 예에서, 제 n번째 루프(PLn)는 전류 센싱 검증 동작이 패스(CSC Pass)된 루프일 수 있다. 따라서 제 n번째 루프(PLn) 이후인 후속 루프에서 검증 단계는 생략될 수 있다. 즉, 제 n+1번째 루프 및 제 n+2번째 루프(PLn+1, PLn+2)에서 검증 단계가 생략될 수 있다.
제1 메모리 셀들(A cells)은 제 n번째 루프(PLn)의 검증 동작의 결과에 따라 제1 상태 모드(PGM Mode)로 결정된 메모리 셀일 수 있다. 제2 메모리 셀들(B cells)은 제 n번째 루프(PLn)의 검증 동작의 결과에 따라 제2 상태 모드(DPGM Mode)로 결정된 메모리 셀일 수 있다.
제1 메모리 셀들(A cells)의 경우, 제 n+1번째 루프(PLn+1)에서 MPGM Pulse가 인가되고, 제 n+2번째 루프(PLn+2)에서 DPGM Pulse가 인가될 수 있다. 제1 메모리 셀들(A cells)에 MPGM Pulse에서 제1 유효 전압이 인가되고, DPGM Pulse에서 제2 유효 전압이 인가될 수 있다.
제 n+1번째 루프(PLn+1)에서 검증 단계가 생략되므로, 제 n+1번째 루프(PLn+1)에서 MPGM Pulse가 인가된 후, 문턱 전압이 목표 프로그램 상태(Target PV)에 도달한 메모리 셀들에 대해서도 제 n+2번째 루프(PLn+2)에서 DPGM Pulse가 인가될 수 있다. 따라서, 제 n+2번째 루프(PLn+2)가 수행된 이후에, 제1 메모리 셀들(A cells) 중 목표 프로그램 상태(Target PV)보다 오버 프로그램된 메모리 셀이 발생할 수 있다. 오버 프로그램된 메모리 셀은 우측 분포가 열화된 메모리 셀일 수 있다.
제2 메모리 셀들(B cells)의 경우, 제 n+1번째 루프(PLn+1)에서 DPGM Pulse가 인가될 수 있다. 제2 메모리 셀들(B cells)에 DPGM Pulse에서 제1 유효 전압보다 낮은 제2 유효 전압이 인가될 수 있다. 제2 유효 전압은 제1 유효 전압보다 낮기 때문에, 제 n+1번째 루프(PLn+1)가 수행된 이후에, 제2 메모리 셀들(B cells) 중 목표 프로그램 상태(Target PV)보다 적게 프로그램된 메모리 셀이 발생할 수 있다. 적게 프로그램된 메모리 셀은 좌측 분포가 열화된 메모리 셀일 수 있다. 실시 예에서, 두 개의 검증 전압 레벨로 검증 동작을 수행하는 프로그램 동작을 예로 들어 설명했으나, 프로그램 동작 시 이용되는 검증 전압들의 개수는 실시 예에 의해 제한되지 않는다.
도 10a는 두 검증 전압 사이의 간격 변경에 따른 메모리 셀들의 분포를 설명하기 위한 도면이다.
도 10a를 참조하면, 더블 검증 프로그램 동작(Double verify PGM)에서, 프리 검증 전압(Vvfyp)과 메인 검증 전압(Vvfym) 사이의 간격인 검증 전압 간격은 조절될 수 있다.
실시 예에 따르면, 복수의 루프들 중 타겟 루프부터 검증 전압 간격이 조절될 수 있다. 타겟 루프는 사전 테스트 결과를 통해 미리 설정된 루프일 수 있다. 검증 전압 간격은 디폴트 검증 전압 간격으로부터 변경될 수 있다. 두 검증 전압 중 메인 검증 전압(Vvfym)은 프로그램 동작의 목표 상태에 대응되는 검증 전압이므로, 고정된 값을 가질 수 있다. 따라서, 검증 전압 간격을 조절하기 위해 프리 검증 전압(Vvfyp)은 낮아지거나 높아질 수 있다.
도 10a에서, 디폴트 검증 전압 간격은 Vvfym - Vvfyp일 수 있다.
실시 예에서, 검증 전압 간격을 디폴트 검증 전압 간격보다 좁히기 위해, 프리 검증 전압은 Vvfyp에서 Vvfyp''으로 증가할 수 있다. 좁혀진 검증 전압 간격인 Vvfym - Vvfyp''에서 제1 영역(A area)에 속하는 제1 메모리 셀들(A Cells)의 개수는 증가하고, 제2 영역(B area)에 속하는 제2 메모리 셀들(B cells)의 개수는 감소할 수 있다.
실시 예에서, 검증 전압 간격을 디폴트 검증 전압 간격보다 늘리기 위해, 프리 검증 전압은 Vvfyp에서 Vvfyp'으로 증가할 수 있다. 늘어난 검증 전압 간격인 Vvfym - Vvfyp'에서 제1 영역(A area)에 속하는 제1 메모리 셀들(A Cells)의 개수는 감소하고, 제2 영역(B area)에 속하는 제2 메모리 셀들(B cells)의 개수는 증가할 수 있다.
도 10a를 참조하여 설명된 실시 예를 통해, 메모리 장치는 검증 전압 간격을 조절함으로써, 우측 분포가 열화되는 제1 메모리 셀들(A Cells)의 개수와 좌측 분포가 열화되는 제2 메모리 셀들(B cells)의 개수를 조절할 수 있다.
도 10b는 실시 예에서, 타겟 메모리 셀들과 연결된 비트라인 전압의 레벨 증가에 따른 DPGM 유효 전압의 변화를 설명하기 위한 도면이다.
도 10b를 참조하면, 복수의 루프들 중 타겟 루프부터, 도 8 및 도 9를 참조하여 설명된 제2 비트라인 전압의 레벨이 변경될 수 있다. 제2 비트라인 전압의 레벨은 DPGM BL Bias일 수 있다.
복수의 루프들 중 타겟 루프 이전의 제2 비트라인 전압은 디폴트 비트라인 전압일 수 있다. 타겟 루프부터 제2 비트라인 전압의 크기는 디폴트 비트라인 전압으로부터 변경될 수 있다.
예를 들어, 타겟 루프부터 제2 비트라인 전압은 디폴트 비트라인 전압보다 높아질 수 있다. 타겟 루프부터 제2 비트라인 전압이 디폴트 비트라인 전압보다 증가함으로써, 제2 비트라인 전압이 인가되는 비트라인과 연결된 메모리 셀들은 타겟 루프 이전보다 유효 전압(Effective bias)이 감소할 수 있다. 따라서, 타겟 루프의 후속 루프에서 제2 비트라인 전압이 인가되는 비트라인과 연결된 메모리 셀들은, 비트라인에 디폴트 비트라인 전압이 인가될 때보다 더 적게 프로그램될 수 있다.
실시 예에서, 타겟 루프는 사전 테스트를 통해 미리 설정된 루프일 수 있다. 예를 들어 타겟 루프는 사전 테스트에서, DPGM Effective bias 인가 후 메모리 셀들의 문턱 전압이 목표 프로그램 상태에 도달할 수 있는 최적의 루프일 수 있다. 다른 실시 예에서, 타겟 루프는 전류 센싱 검증 동작이 패스된 이후의 루프일 수 있다.
도 9 및 도 10a를 참조하면, 타겟 루프에서 프리 검증 전압을 증가시켜 검증 전압 간격을 좁힘으로써, 제2 영역(B area)에 속하는 제2 메모리 셀들(B cells)의 개수가 감소할 수 있다. 따라서, 도 9에서 설명된 좌측 분포 열화가 개선될 수 있다.
도 9 및 도 10b를 참조하면, 타겟 루프의 후속 루프에서 제2 비트라인 전압을 디폴트 비트라인 전압보다 증가시켜 유효 전압을 감소시킴으로써, 제1 메모리 셀들(A cells) 중 제 n+2번째 루프(PLn+2)에서 목표 프로그램 상태(Target PV)보다 오버 프로그램된 메모리 셀들의 개수가 감소할 수 있다. 따라서, 도 9에서 설명된 우측 분포 열화가 개선될 수 있다.
실시 예에서, 두 개의 검증 전압 레벨로 검증 동작을 수행하는 프로그램 동작을 예로 들어 설명했으나, 프로그램 동작 시 이용되는 검증 전압들의 개수는 실시 예에 의해 제한되지 않는다.
도 11은 스텝 전압의 크기에 따른 디폴트 검증 전압 간격과 제2 메모리 셀들과 연결된 비트라인에 인가되는 디폴트 비트라인 전압의 크기를 설명하기 위한 도면이다.
도 5 및 도11을 참조하면, 스텝 전압의 크기에 따라 디폴트 검증 전압 간격 및 디폴트 비트라인 전압이 설정될 수 있다. 예를 들어, 스텝 전압의 크기가 증가할수록 디폴트 검증 전압 간격은 넓게 설정될 수 있다. 스텝 전압의 크기가 증가할 수록 디폴트 비트라인 전압의 크기는 높게 설정될 수 있다.
도 2를 참조하여 설명된 검증 전압 정보는 복수의 스텝 전압들 각각에 대응되는 디폴트 검증 전압 간격에 관한 정보일 수 있다. 비트라인 전압 정보는 복수의 스텝 전압들 각각에 대응되는 디폴트 비트라인 전압에 관한 정보일 수 있다.
도 5를 참조하여 설명된 스텝 전압의 크기는 타겟 셀들과 연결된 선택된 워드라인의 위치에 따라 달라질 수 있다.
3D 메모리 셀의 구조에서, 중간(Center)에 위치한 메모리 셀의 특성은 양호하고, 에지(Edge)에 위치한 메모리 셀의 특성은 좋지 않을 수 있다. 메모리 셀의 특성이 좋지 않은 경우, 문턱 전압 분포를 개선하기 위해 스텝 전압의 크기를 낮출 수 있다.
따라서, 중간(Center)에 위치한 메모리 셀에 대한 프로그램 동작 시 스텝 전압의 크기는 높게 설정되고, 에지(Edge)에 위치한 메모리 셀에 대한 프로그램 동작 시 스텝 전압의 크기는 낮게 설정될 수 있다.
다른 실시 예에서, 메모리 블록에 프로그램 동작 및 소거 동작이 수행된 횟수인 프로그램 및 소거 카운트에 따라 메모리 블록에 포함된 메모리 셀의 프로그램 속도가 달라질 수 있다. 프로그램 소거 카운트가 증가할수록 메모리 셀의 열화도가 증가할 수 있다. 따라서, 프로그램 소거 카운트가 증가함에 따라 메모리 셀이 받는 유효 전압의 영향을 감소시키기 위해, 메모리 장치는 프로그램 소거 카운트가 증가할 수록 디폴트 비트라인 전압의 크기를 감소시킬 수 있다.
도 12는 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
S1201 단계에서, 메모리 장치는 미리 설정된 타겟 루프에 관한 정보를 기초로, 복수의 루프들 중 제 n번째 루프에서 제1 검증 전압과 제2 검증 전압 사이의 간격인 검증 전압 간격을 디폴트 검증 전압 간격으로부터 변경하여 검증 동작을 수행할 수 있다.
S1203 단계에서, 메모리 장치는 제 n번째 루프에서의 검증 동작의 결과를 기초로, 제 n+1번째 루프에서, 제1 메모리 셀들과 연결된 비트라인들에 제1 비트라인 전압을 인가하고, 제2 메모리 셀들과 연결된 비트라인들에 제1 비트라인 전압보다 높은 제2 비트라인 전압을 인가하여 프로그램 동작을 수행할 수 있다.
S1205 단계에서, 메모리 장치는 제 n+2번째 루프에서, 제1 메모리 셀들과 연결된 비트라인들에 제2 비트라인 전압을 인가하여 프로그램 동작을 수행할 수 있다.
50: 저장 장치
100: 메모리 장치
140: 프로그램 동작 제어부
141: 검증 전압 제어부
142: 비트라인 전압 제어부
143: 프로그램 설정 정보 저장부
200: 메모리 컨트롤러

Claims (29)

  1. 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 타겟 셀들에 대해 각각 프로그램 전압 인가 단계 및 제1 검증 전압 및 상기 제1 검증 전압보다 높은 제2 검증 전압을 이용하여 상기 타겟 셀들이 프로그램되었는지 여부를 확인하는 검증 단계를 포함하는 복수의 루프들을 포함하는 프로그램 동작을 수행하는 주변 회로; 및
    상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부;를 포함하고,
    상기 프로그램 동작 제어부는, 상기 복수의 루프들 중 미리 설정된 타겟 루프에서부터 상기 제1 검증 전압과 상기 제2 검증 전압 간의 간격인 검증 전압 간격을 변경하는 검증 전압 제어부; 및
    상기 복수의 루프들 중 상기 타겟 루프인 제 n번째 루프(n은 2 이상의 자연수)의 상기 검증 단계에서의 검증 결과를 기초로, 제 n+1번째 루프의 상기 프로그램 전압 인가 단계에서, 상기 타겟 셀들 중 제1 검증 전압보다 낮은 문턱 전압을 갖는 제1 메모리 셀들과 연결된 비트라인들에 제1 비트라인 전압을 인가하고, 상기 제1 검증 전압보다 크거나 같고, 제2 검증 전압보다 낮은 문턱 전압을 갖는 제2 메모리 셀들과 연결된 비트라인들에 상기 제1 비트라인 전압보다 높은 제2 비트라인 전압을 인가하고, 제 n+2번째 루프의 상기 프로그램 전압 인가 단계에서, 상기 제1 메모리 셀들과 연결된 비트라인들에 대해 상기 제2 비트라인 전압을 인가하도록 상기 주변 회로를 제어하는 비트라인 전압 제어부;를 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 프로그램 동작 제어부는,
    상기 타겟 루프에 관한 정보인 타겟 루프 정보를 저장하는 프로그램 설정 정보 저장부;를 더 포함하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 n+1번째 루프 및 상기 제 n+2번째 루프 각각은,
    상기 프로그램 전압 인가 단계를 포함하는 메모리 장치.
  4. 제 1항에 있어서, 상기 메모리 장치는,
    상기 타겟 셀들 중 프로그램 페일된 셀들의 개수인 페일 비트 수를 카운트하는 전류 센싱 회로;를 더 포함하고,
    상기 비트라인 전압 제어부는,
    상기 제 n+1번째 루프 및 상기 제 n+2번째 루프의 프로그램 전압 인가 단계에서 상기 제2 비트라인 전압을 디폴트 비트라인 전압보다 증가시키도록 상기 주변 회로를 제어하는 메모리 장치.
  5. 제 4항에 있어서, 상기 비트라인 전압 제어부는,
    상기 타겟 셀들을 포함하는 메모리 블록에 대한 프로그램 동작 및 소거 동작이 수행된 횟수인 프로그램 및 소거 카운트에 따라 상기 디폴트 비트라인 전압을 설정하는 메모리 장치.
  6. 제 4항에 있어서, 상기 제 n번째 루프는,
    상기 복수의 루프들 중 상기 페일 비트 수가 기준 개수 이하인 루프인 패스 루프인 메모리 장치.
  7. 제 1항에 있어서, 상기 검증 전압 제어부는,
    상기 제 n번째 루프에서 상기 검증 전압 간격을 상기 복수의 루프들 중 첫 번째 루프 내지 제 n-1번째 루프에서의 검증 전압 간격인 디폴트 검증 전압 간격보다 좁게 변경하는 메모리 장치.
  8. 제 7항에 있어서, 상기 검증 전압 제어부는,
    상기 제 n번째 루프에서 상기 제1 검증 전압의 레벨을 증가시켜 상기 검증 전압 간격을 좁히는 메모리 장치.
  9. 제 2항에 있어서, 상기 프로그램 동작 제어부는,
    상기 타겟 셀들에 연결된 선택된 워드라인에, 루프가 증가함에 따라 스텝 전압만큼 증가하는 프로그램 전압을 인가하여 상기 프로그램 동작을 수행하도록 주변 회로를 제어하는 메모리 장치.
  10. 제 9항에 있어서, 상기 프로그램 설정 정보 저장부는,
    복수의 스텝 전압들에 대응하는 디폴트 검증 전압 간격에 대한 정보인 디폴트 검증 전압 정보 및 상기 복수의 스텝 전압들에 대응하는 상기 제2 비트라인 전압의 디폴트 비트라인 전압에 대한 정보인 디폴트 비트라인 전압 정보를 저장하는 메모리 장치.
  11. 제 10항에 있어서, 상기 검증 전압 제어부는,
    상기 디폴트 검증 전압 정보를 기초로 상기 스텝 전압의 크기에 따라 상기 디폴트 검증 전압 간격을 설정하는 메모리 장치.
  12. 제 11항에 있어서, 상기 검증 전압 제어부는,
    상기 스텝 전압의 크기가 클수록 상기 디폴트 검증 전압 간격을 넓게 설정하는 메모리 장치.
  13. 제 9항에 있어서, 상기 프로그램 동작 제어부는,
    상기 복수의 메모리 셀들과 연결된 복수의 워드라인들 중 상기 타겟 셀들과 연결된 상기 선택된 워드라인의 위치에 따라 상기 스텝 전압의 크기를 설정하는 메모리 장치.
  14. 제 9항에 있어서, 상기 프로그램 동작 제어부는,
    상기 타겟 셀의 프로그램 속도에 따라 상기 스텝 전압의 크기를 설정하는 메모리 장치.
  15. 제 10항에 있어서, 상기 비트라인 전압 제어부는,
    상기 디폴트 비트라인 전압 정보를 기초로 상기 스텝 전압의 크기에 따라 상기 디폴트 비트라인 전압을 설정하는 메모리 장치.
  16. 제 15항에 있어서, 상기 비트라인 전압 제어부는,
    상기 스텝 전압의 크기가 클수록 상기 디폴트 비트라인 전압을 높게 설정하는 메모리 장치.
  17. 제 1항에 있어서, 상기 제1 비트라인 전압은,
    접지 전압을 포함하는 메모리 장치.
  18. 복수의 메모리 셀들 중 타겟 셀들에 연결된 워드라인에 루프가 증가함에 따라 스텝 전압만큼 증가한 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 제1 검증 전압 및 제2 검증 전압을 이용하여 상기 타겟 셀들에 대한 검증 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    미리 설정된 타겟 루프에 관한 정보를 기초로, 복수의 루프들 중 제 n번째 루프(n은 2 이상의 자연수)에서 상기 제1 검증 전압과 상기 제2 검증 전압 사이의 간격인 검증 전압 간격을 상기 복수의 루프들 중 첫 번째 루프 내지 제 n-1번째 루프에서의 검증 전압 간격인 디폴트 검증 전압 간격으로부터 타겟 간격으로 변경하여 상기 검증 동작을 수행하는 단계;
    상기 제 n번째 루프에서의 상기 검증 동작의 결과를 기초로, 상기 복수의 루프들 중 제 n+1번째 루프에서, 상기 제1 검증 전압보다 낮은 문턱 전압을 갖는 제1 메모리 셀들과 연결된 비트라인들에 제1 비트라인 전압을 인가하고 상기 제1 검증 전압보다 크거나 같고, 상기 제2 검증 전압보다 낮은 문턱 전압을 갖는 제2 메모리 셀들과 연결된 비트라인들에 상기 제1 비트라인 전압보다 높은 제2 비트라인 전압을 인가하여 상기 프로그램 동작을 수행하는 단계; 및
    상기 복수의 루프들 중 제 n+2번째 루프에서, 상기 제1 메모리 셀들과 연결된 비트라인들에 상기 제2 비트라인 전압을 인가하여 프로그램 동작을 수행하는 단계;를 포함하는 메모리 장치의 동작 방법.
  19. 제 18항에 있어서,
    상기 스텝 전압의 크기에 따라 상기 디폴트 검증 전압 간격을 변경하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  20. 제 18항에 있어서,
    상기 타겟 루프 이후에, 상기 제2 비트라인 전압의 크기를 상기 제 n번째 루프까지의 제2 비트라인 전압인 디폴트 비트라인 전압보다 높게 설정하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  21. 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 타겟 셀들에 대해 각각 프로그램 전압 인가 단계 및 복수의 검증 전압들을 이용하여 상기 타겟 셀들이 프로그램 되었는지 여부를 확인하는 검증 단계를 포함하는 복수의 루프들을 포함하는 프로그램 동작을 수행하는 주변 회로; 및
    상기 복수의 루프들 중 미리 설정된 타겟 루프에서부터 상기 복수의 검증 전압들 간의 간격을 디폴트 간격에서 타겟 간격으로 변경하고, 상기 타겟 루프인 제 n번째 루프(n은 2 이상의 자연수)의 검증 단계에서의 검증 결과를 기초로 제 n+1번째 루프 및 제 n+2번째 루프의 프로그램 전압 인가 단계에서 상기 타겟 셀들의 비트라인들에 인가될 비트라인 전압들을 각각 결정하고, 상기 제 n+1번째 루프 및 제 n+2번째 루프에서 검증 단계의 수행을 생략하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함하는 메모리 장치.
  22. 제 21항에 있어서, 상기 프로그램 동작 제어부는,
    제 n번째 루프의 검증 단계에서, 상기 타겟 셀들의 문턱 전압들이 각각 상기 복수의 검증 전압들에 의해 정의된 복수의 상태들 중 어느 상태에 속하는지 결정하고,
    상기 복수의 검증 전압들은 제1 검증 전압, 제2 검증 전압 및 제3 검증 전압을 포함하고,
    상기 복수의 상태들은,
    상기 제1 검증 전압보다 작은 문턱 전압과 대응되는 제1 상태,
    상기 제1 검증 전압보다 크거나 같고 상기 제2 검증 전압보다 작은 문턱 전압과 대응되는 제2 상태,
    상기 제2 검증 전압보다 크거나 같고 상기 제3 검증 전압보다 작은 문턱 전압과 대응되는 제3 상태,
    상기 제3 검증 전압보다 크거나 같은 문턱 전압과 대응되는 제4 상태를 포함하는 메모리 장치.
  23. 제 22항에 있어서, 상기 프로그램 동작 제어부는,
    상기 제 n+1번째 루프에서, 상기 제1 상태에 속하는 제1 메모리 셀들과 연결된 비트라인들에 대해 제1 비트라인 전압을 인가하고, 상기 제2 상태에 속하는 제2 메모리 셀들과 연결된 비트라인들에 대해 제2 비트라인 전압을 인가하고, 상기 제3 상태에 속하는 제3 메모리 셀들과 연결된 비트라인들에 대해 제3 비트라인 전압을 인가하고, 상기 제4 상태에 속하는 제4 메모리 셀들과 연결된 비트라인들에 대해 제4 비트라인 전압을 인가하고, 상기 제 n+2번째 루프에서, 상기 제1 메모리 셀들과 연결된 비트라인들에 대해 상기 제2 비트라인 전압을 인가하고, 상기 제2 메모리 셀들과 연결된 비트라인들에 대해 상기 제3 비트라인 전압을 인가하고, 상기 제3 메모리 셀들과 연결된 비트라인들에 대해 상기 제4 비트라인 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
  24. 제 23항에 있어서, 상기 제1 비트라인 전압은,
    상기 제2 비트라인전압보다 작고,
    상기 제2 비트라인 전압은,
    상기 제3 비트라인 전압보다 작고,
    상기 제3 비트라인 전압은,
    상기 제4 비트라인 전압보다 작은 메모리 장치.
  25. 제 22항에 있어서,상기 제1 비트라인 전압은,
    접지 전압인 메모리 장치.
  26. 제 22항에 있어서, 상기 제4 비트라인 전압은,
    상기 타겟 셀들에 대한 프로그램을 금지시키는 프로그램 금지 전압인 메모리 장치.
  27. 제 21항에 있어서, 상기 프로그램 동작 제어부는,
    상기 타겟 루프에 관한 정보인 타겟 루프 정보를 저장하는 프로그램 설정 정보 저장부;를 포함하는 메모리 장치.
  28. 제 21항에 있어서, 상기 타겟 간격은,
    상기 디폴트 간격보다 좁은 메모리 장치.
  29. 제 23항에 있어서, 상기 제2 비트라인 전압은,
    제 n-1번째 루프의 검증 단계에서 제1 검증 전압보다 크거나 같고 제2 검증 전압보다 작은 문턱 전압을 갖는 메모리 셀들과 연결된 비트라인에 상기 제 n번째 루프의 프로그램 전압 인가 단계에서 인가되는 전압보다 크고,
    상기 제3 비트라인 전압은, 상기 제 n-1번째 루프의 검증 단계에서 상기 제2 검증 전압보다 크거나 같고 제3 검증 전압보다 작은 문턱 전압을 갖는 메모리 셀들과 연결된 비트라인에 상기 제 n번째 루프의 프로그램 전압 인가 단계에서 인가되는 전압보다 큰 메모리 장치.
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