KR102293078B1 - 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이, 행 디코더 회로, 그리고 페이지 버퍼 회로를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 행 디코더 회로는 외부 장치로부터 수신되는 쓰기 커맨드에 응답하여 제1 프리차지 동작 시에 스트링 선택 라인들에 턴-온 전압을 인가한다. 페이지 버퍼 회로는 쓰기 커맨드에 응답하여 제1 프리차지 동작 시에 로드된 데이터에 관계없이 제1 프리차지 회로를 통해 비트 라인들에 제1 전압을 인가하고, 그리고 제2 프리차지 동작 시에 로드된 데이터에 따라 제2 프리차지 회로를 통해 비트 라인들에 제1 전압 및 제2 전압을 인가한다. 제1 프리차지 동작 시에, 쓰기 데이터가 페이지 버퍼 회로에 로드된다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
또한, 반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성 및 향상된 동작 속도를 갖는 불휘발성 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이, 외부 장치로부터 수신되는 쓰기 커맨드에 응답하여, 제1 프리차지 동작 시에 선택된 메모리 블록의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 턴-온 전압을 인가하도록 구성되는 행 디코더 회로, 그리고 상기 쓰기 커맨드에 응답하여, 상기 제1 프리차지 동작 시에 로드된 데이터에 관계없이 제1 프리차지 회로를 통해 상기 스트링 선택 트랜지스터들에 연결된 비트 라인들에 제1 전압을 인가하고, 그리고 제2 프리차지 동작 시에 상기 로드된 데이터에 따라 제2 프리차지 회로를 통해 상기 비트 라인들에 상기 제1 전압 및 상기 제1 전압보다 낮은 제2 전압을 인가하도록 구성되는 페이지 버퍼 회로를 포함한다. 상기 제1 프리차지 동작 시에, 쓰기 데이터가 상기 페이지 버퍼 회로에 로드된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이, 외부 장치로부터 수신되는 쓰기 커맨드에 응답하여, 제1 프로그램 루프 및 제2 프로그램 루프의 제1 프리차지 동작 시에 선택된 메모리 블록의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 턴-온 전압을 인가하도록 구성되는 행 디코더 회로, 그리고 상기 쓰기 커맨드에 응답하여, 상기 제2 프로그램 루프의 상기 제1 프리차지 동작 시에 로드된 데이터에 관계없이 제1 프리차지 회로를 통해 상기 스트링 선택 트랜지스터들에 연결된 비트 라인들에 제1 전압을 인가하고, 그리고 상기 제2 프로그램 루프의 제2 프리차지 동작 시에 상기 로드된 데이터에 따라 제2 프리차지 회로를 통해 상기 비트 라인들에 상기 제1 전압 및 상기 제1 전압보다 낮은 제2 전압을 인가하도록 구성되는 페이지 버퍼 회로를 포함한다. 상기 제1 프로그램 루프의 상기 제1 프리차지 동작 시에 상기 페이지 버퍼 회로는 상기 로드된 데이터에 따라 상기 제2 프리차지 회로를 통해 상기 비트 라인들에 상기 제1 전압 및 상기 제2 전압을 인가하도록 구성된다. 상기 제1 프로그램 루프 이전에, 쓰기 데이터가 상기 페이지 버퍼 회로에 로드된다.
본 발명의 실시 예들에 따르면, 프로그램 동작 시에 프로그램 금지되는 셀 스트링들에 양전압들을 인가함으로써, 프로그램 금지되는 셀 스트링들의 부스팅 효과가 증대된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치가 제공된다. 또한, 본 발명의 실시 예들에 따르면, 모든 비트 라인들에 양전압들을 인가하는 프리차지 회로와 데이터에 따라 비트 라인들에 양전압들을 인가하는 프리차지 회로를 별도로 구비함으로써, 쓰기 데이터의 로딩이 쉐도우된다. 따라서, 향상된 동작 속도를 갖는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따라 행 디코더 회로 및 페이지 버퍼 회로가 메모리 셀 어레이에 전압들을 인가하는 제1 예를 보여주는 타이밍도이다.
도 4는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 본 발명의 실시 예에 따른 페이지 버퍼 회로를 보여주는 블록도이다.
도 6은 선택된 메모리 셀들에 쓰기 데이터가 기입될 때에 페이지 버퍼 회로에 인가되는 제어 신호들을 보여주는 타이밍도이다.
도 7은 본 발명의 제2 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 8은 본 발명의 실시 예에 따라 행 디코더 회로 및 페이지 버퍼 회로가 메모리 셀 어레이에 전압들을 인가하는 제2 예를 보여주는 타이밍도이다.
도 9는 선택된 메모리 셀들에 쓰기 데이터가 기입될 때에 페이지 버퍼 회로에 인가되는 신호들의 다른 예를 보여주는 타이밍도이다.
도 10은 선택된 메모리 셀들에 쓰기 데이터가 프로그램된 상태를 보여준다.
도 11은 본 발명의 제3 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따라 행 디코더 회로 및 페이지 버퍼 회로가 메모리 셀 어레이에 전압들을 인가하는 제3 예를 보여주는 타이밍도이다.
도 13은 선택된 메모리 셀들에 기입된 데이터를 읽을 때에 페이지 버퍼 회로에 인가되는 신호들의 예를 보여주는 타이밍도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
페이지 버퍼 회로(115)는 프리차지 회로(PC)를 포함한다. 프리차지 회로(PC)는 프로그램 동작 또는 읽기 동작을 시작할 때에 복수의 비트 라인들(BL)에 특정한 전압들을 인가할 수 있다. 예를 들어, 프리차지 회로(PC)는 복수의 비트 라인들(BL)에 동일한 전압 또는 페이지 버퍼 회로(115)에 로드된 데이터에 따라 서로 다른 전압들을 인가할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
제어 로직 회로(119)는 프리차지 로직(PL)을 포함한다. 프리차지 로직(PL)은 페이지 버퍼 회로(115)의 프리차지 회로(PC)를 제어하도록 구성된다. 예를 들어, 프리차지 로직(PL)은 페이지 버퍼 회로(115)를 제어하는 다양한 제어 신호들을 프리차지 회로(PC)로 전송하도록 구성될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST)으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 메모리 블록(BLKa)은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 워드 라인들(WL1~WL6) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 비트 라인들(BL1, BL2) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 서로 다른 행의 스트링 선택 라인들(SSL1a 및 SSL2a, 또는 SSL1b 및 SSL2b) 각각은 또는 서로 다른 행의 접지 선택 라인들(GSL1 및 GSL2)은 플레인 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
예를 들어, 하나의 물리 페이지는 블록 어드레스, 행 어드레스, 열 어드레스 및 플레인 어드레스에 의해 식별되는 물리적 저장 공간을 포함한다. 하나의 물리 페이지는 둘 이상의 논리 페이지들을 포함할 수 있다. 논리 페이지들 각각은 물리 페이지의 어드레스에 더하여 논리 페이지들을 식별하는 추가 어드레스(또는 오프셋)에 의해 식별되는 논리적 저장 공간을 포함할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 본 발명의 실시 예에 따라 행 디코더 회로(113) 및 페이지 버퍼 회로(115)가 메모리 셀 어레이(111)에 전압들을 인가하는 제1 예를 보여주는 타이밍도이다. 도 3에서, 가로 축은 시간을 가리키고, 세로 축은 비트 라인들(BL), 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)의 전압들을 보여준다. 예시적으로, 메모리 셀들(MC)에 데이터를 기입할 때의 전압들의 변화가 도 3에 도시되어 있다. 도 3에서, 실선은 선택된 라인의 전압을 가리키고, 점선은 비선택된 라인의 전압을 가리킨다.
도 1 내지 도 3을 참조하면, 제1 시간(T1) 내지 제6 시간(T6)에 하나의 프로그램 루프가 수행된다. 프로그램 루프는 제1 프리차지 동작(PR1), 제2 프리차지 동작(PR2), 프로그램 동작(PGM), 리커버리 동작(RCV), 그리고 검증 동작(VFY)을 포함한다.
제1 시간(T1) 및 제2 시간(T2)의 사이에서, 제1 프리차지 동작(PR1)이 수행된다. 제1 프리차지 동작(PR1) 시에, 행 디코더(113)는 선택된 메모리 블록의 스트링 선택 라인들(SSL)에 제1 스트링 선택 라인 전압들(VSSL1)을 인가한다. 제1 스트링 선택 라인 전압들(VSSL1)은 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 인가될 수 있다. 제1 스트링 선택 라인 전압들(VSSL1)은 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온 하는 턴-온 전압들일 수 있다. 예를 들어, 제1 스트링 선택 라인 전압들(VSSL1)은 전원 전압 또는 전원 전압과 유사한 레벨을 갖는 양전압일 수 있다. 제1 스트링 선택 라인 전압들(VSSL1)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
제1 프리차지 동작(PR1) 시에, 페이지 버퍼 회로(115)의 프리차지 회로(PC)는 비트 라인들(BL)에 제1 비트 라인 전압들(VBL1)을 인가한다. 제1 비트 라인 전압들(VBL1)은 쓰기 데이터 또는 페이지 버퍼 회로(115)에 로드된 데이터에 관계 없이 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 인가될 수 있다. 제1 비트 라인 전압들(VBL1)은 전원 전압 또는 전원 전압과 유사한 레벨을 갖는 양전압일 수 있다. 제1 비트 라인 전압들(VBL1)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
행 디코더 회로(113)는 워드 라인들(WL)에 제1 워드 라인 전압들(VWL1)을 인가한다. 제1 워드 라인 전압들(VWL1)은 선택된 메모리 블록의 제1 내지 제6 워드 라인들(WL1~WL6)에 인가될 수 있다. 제1 워드 라인 전압들(VWL1)은 메모리 셀들(MC1~MC6)을 턴-오프(또는 턴-온) 하는 전압들일 수 있다. 제1 워드 라인 전압들(VWL1)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 전압들일 수 있다. 제1 워드 라인 전압들(VWL1)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
행 디코더 회로(113)는 접지 선택 라인들(GSL)에 제1 접지 선택 라인 전압들(VGSL1)을 인가한다. 제1 접지 선택 라인 전압들(VGSL1)은 선택된 메모리 블록의 제1 및 제2 접지 선택 라인들(GSL1, GSL2)에 인가될 수 있다. 제1 접지 선택 라인 전압들(VGSL1)은 접지 선택 트랜지스터들(GST)을 턴-오프(또는 턴-온) 하는 전압들일 수 있다. 제1 접지 선택 라인 전압들(VGSL1)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 전압들일 수 있다. 제1 접지 선택 라인 전압들(VGSL1)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
제1 프리차지 동작(PR1) 시에, 스트링 선택 트랜지스터들(SSTa, SSTb)은 턴-온 된다. 비트 라인들(BL1, BL2)에 공급되는 제1 비트 라인 전압들(VBL1)은 턴-온 된 스트링 선택 트랜지스터들(SSTa, SSTb)을 통해 메모리 셀들(MC6)에 전달된다.
제2 시간(T2) 및 제3 시간(T3)의 사이에, 제2 프리차지 동작(PR2)이 수행된다. 제2 프리차지 동작(PR2) 시에, 행 디코더 회로(113)는 선택된 메모리 블록의 선택된 스트링 선택 라인들, 즉 선택된 플레인의 스트링 선택 라인들에 제1 스트링 선택 라인 전압들(VSSL1)을 인가한다. 예를 들어, 행 디코더 회로(113)는 제1 프리차지 동작(PR1) 시에 선택된 스트링 선택 라인들에 인가된 전압들을 제2 프리차지 동작(PR2)시에 유지할 수 있다.
행 디코더 회로(113)는 선택된 메모리 블록의 비선택된 스트링 선택 라인들, 즉 비선택된 플레인의 스트링 선택 라인들에 제2 스트링 선택 라인 전압들(VSSL2)을 인가한다. 제2 스트링 선택 라인 전압들(VSSL2)은 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온 하는 전압들일 수 있다. 제2 스트링 선택 라인 전압들(VSSL2)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 전압들일 수 있다. 제2 스트링 선택 라인 전압들(VSSL2)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
제2 프리차지 동작(PR2) 시에, 페이지 버퍼 회로(115)의 프리차지 회로(PC)는 페이지 버퍼 회로(115)에 로드된 데이터에 따라 비트 라인들(BL)의 전압들을 조절한다. 예를 들어, 페이지 버퍼 회로(115)는 선택된 비트 라인, 즉 프로그램 대상인 메모리 셀에 연결된 비트 라인에 제1 비트 라인 전압들(VBL1)을 인가할 수 있다. 예를 들어, 행 디코더 회로(115)는 제1 프리차지 동작(PR1) 시에 선택된 비트 라인에 인가된 전압들을 제2 프리차지 동작(PR) 시에 유지할 수 있다.
페이지 버퍼 회로(115)는 비선택된 비트 라인, 즉 프로그램 금지된 메모리 셀에 연결된 비트 라인에 제2 비트 라인 전압들(VBL2)을 인가할 수 있다. 제2 비트 라인 전압들(VBL2)은 접지 전압 또는 그와 유사한 레벨을 갖는 전압들일 수 있다. 제2 비트 라인 전압들(VBL2)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
제2 프리차지 동작(PR2)이 수행되면, 선택된 스트링 선택 라인들 및 선택된 비트 라인들에 연결된 메모리 셀들(MC6)의 전압들(예를 들어, 메모리 셀들(MC6)의 드레인 노드들의 전압들)은 제2 비트 라인 전압들(VBL2)이다. 따라서, 선택된 스트링 선택 라인들 및 선택된 비트 라인들에 대응하는 메모리 셀들은 프로그램 대상으로 설정된다.
선택된 스트링 선택 라인들 및 비선택된 비트 라인들에 연결된 메모리 셀들(MC6)의 전압들은 제1 비트 라인 전압들(VBL1)이다. 따라서, 선택된 스트링 선택 라인들 및 비선택된 비트 라인들에 대응하는 메모리 셀들은 프로그램 금지로 설정된다.
비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 턴-오프 된다. 따라서, 비선택된 스트링 선택 라인들에 대응하는 메모리 셀들은 프로그램 금지로 설정된다. 비선택된 스트링 선택 라인들에 연결된 메모리 셀들(MC6)의 전압들은 제1 비트 라인 전압들(VBL1)이다.
제3 시간(T3) 및 제4 시간(T4)의 사이에, 프로그램 동작(PGM)이 수행된다. 프로그램 동작(PGM) 시에, 행 디코더 회로(113)는 선택된 워드 라인에 프로그램 전압(VPGM)을 인가하고, 비선택된 워드 라인들(VPASS)에 패스 전압들(VPASS)을 인가한다.
패스 전압들(VPASS)은 메모리 셀들(MC1~MC6)을 턴-온 하는 고전압들일 수 있다. 패스 전압들(VPASS)은 동일한 전압들 또는 서로 다른 전압들일 수 있다. 프로그램 전압(VPGM)은 메모리 셀들(MC1~MC6)을 턴-온 하며, 패스 전압들(VPASS)보다 높은 고전압일 수 있다.
프로그램 동작(VPGM)이 수행되면, 선택된 워드 라인, 선택된 스트링 선택 라인들, 그리고 선택된 비트 라인들에 대응하는 메모리 셀들의 채널들의 전압은 제2 비트 라인 전압들(VBL2)이고 게이트들에 프로그램 전압(VPGM)이 인가된다. 제2 비트 라인 전압들(VBL2)과 프로그램 전압(VPGM) 사이의 전위차에 의해, 메모리 셀들의 문턱 전압들이 상승한다.
프로그램 동작(VPGM) 시에, 선택된 워드 라인, 선택된 스트링 선택 라인들, 그리고 비선택된 비트 라인들에 대응하는 메모리 셀들의 채널들의 전압들은 커플링에 의해 제1 비트 라인 전압들(VBL1) 또는 제1 비트 라인 전압들(VBL1)과 유사한 전압들로부터 상승한다. 따라서, 메모리 셀들은 프로그램되지 않는다.
프로그램 동작(VPGM) 시에, 비선택된 워드 라인들, 선택된 스트링 선택 라인들, 그리고 선택된 비트 라인들에 대응하는 메모리 셀들의 채널들의 전압들은 커플링에 의해 제2 비트 라인 전압들(VBL2)로부터 상승한다. 따라서, 메모리 셀들은 프로그램되지 않는다.
프로그램 동작(VPGM) 시에, 비선택된 워드 라인들, 선택된 스트링 선택 라인들, 그리고 비선택된 비트 라인들에 대응하는 메모리 셀들의 채널들의 전압들은 커플링에 의해 제1 비트 라인 전압들(VBL1)로부터 상승한다. 따라서, 메모리 셀들은 프로그램되지 않는다.
프로그램 동작(VPGM) 시에, 워드 라인들, 비선택된 스트링 선택 라인들, 그리고 비트 라인들에 대응하는 메모리 셀들의 채널들의 전압들은 커플링에 의해 제1 비트 라인 전압들(VBL1)로부터 상승한다. 따라서, 메모리 셀들은 프로그램되지 않는다.
본 발명의 실시 예들에 따르면, 페이지 버퍼 회로(115)에 로드된 데이터에 관계 없이, 제1 프리차지 동작(PR1) 시에 모든 비트 라인들에 제1 비트 라인 전압들(VBL1)이 인가된다. 따라서, 프로그램 금지된 메모리 셀들 중 일부의 채널들의 전압들이 제2 비트 라인 전압들(VBL2)보다 높은 제1 비트 라인 전압들(VBL1)로부터 상승한다. 따라서, 프로그램 금지된 메모리 셀들의 채널들의 부스팅 효과가 향상되며, 불휘발성 메모리 장치(110)의 신뢰성이 향상된다.
제4 시간(T4) 및 제5 시간(T5)의 사이에, 리커버리 동작(RCV)이 수행된다. 리커버리 동작(RCV) 시에, 비트 라인들(BL), 스트링 선택 라인들(SSL), 그리고 워드 라인들(WL)의 전압들이 접지 전압 또는 그와 유사한 레벨들로 복원된다.
제5 시간(T5) 및 제6 시간(T6)의 사이에, 검증 동작(VFY)이 수행된다. 검증 동작(VFY) 시에, 선택된 메모리 셀들이 목표 상태들로 프로그램되었는지 판별된다. 예를 들어, 각 메모리 셀에 2-비트가 프로그램되는 경우, 선택된 메모리 셀들은 소거 상태 및 제1 내지 제3 프로그램 상태들을 갖도록 프로그램될 수 있다. 각 메모리 셀에 3-비트가 프로그램되는 경우, 선택된 메모리 셀들은 소거 상태 및 제1 내지 제7 프로그램 상태들을 갖도록 프로그램될 수 있다.
프로그램 상태들의 문턱 전압 산포 범위들은 소거 상태의 문턱 전압 산포 범위보다 높다. 서로 다른 프로그램 상태들은 서로 다른 문턱 전압 산포 범위들을 갖는다. 각 프로그램 상태의 문턱 전압 산포 범위의 낮은 경계(lower boundary)의 전압이 각 프로그램 상태의 검증 전압으로 사용될 수 있다.
검증 동작(VFY) 시에, 프로그램 상태들에 대응하는 검증 전압들을 이용하여, 메모리 셀들이 정상적으로 프로그램되었는지 판별된다. 예를 들어, 각 프로그램되는 메모리 셀들 중에서 각 프로그램 상태에 대응하는 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들은 프로그램 페일된 셀들로 판별된다. 프로그램 페일된 셀들의 수가 임계값보다 작으면, 검증 동작(VFY)의 결과는 프로그램 패스로 판별된다. 프로그램 페일된 메모리 셀들의 수가 임계값 이상이면, 검증 동작(VFY)의 결과는 프로그램 페일로 판별된다.
검증 동작(VFY)의 결과가 프로그램 페일이면, 제7 시간으로부터 다음 프로그램 루프가 수행된다. 예를 들어, 제7 시간(T7)에 제1 프리차지 동작(PR1)이 수행되고, 제8 시간(T8)에 제2 프리차지 동작(PR2)이 수행되고, 제9 시간(T9)에 프로그램 동작(PGM)이 수행되고, 그리고 제10 시간(T10)에 리커버리 동작(RCV)이 수행된다. 이후의 동작들은 생략되어 있다.
검증 동작(VFY)의 결과가 프로그램 페일이면, 다음 프로그램 루프에서 프로그램 전압(VPGM)의 레벨이 상승될 수 있다.
도 3을 참조하여 설명된 바와 같이, 제1 프리차지 동작(PR1) 시에, 페이지 버퍼 회로(115)는 페이지 버퍼 회로(115)에 로드된 데이터에 관계 없이 비트 라인들(BL)에 제1 비트 라인 전압들(VBL1)을 공급한다. 제2 프리차지 동작(PR2) 시에, 페이지 버퍼 회로(115)는 페이지 버퍼 회로(115)에 로드된 데이터에 따라 비트 라인들(BL)에 제1 비트 라인 전압들(VBL1) 및 제2 비트 라인 전압들(VBL2)을 공급한다.
쓰기 데이터가 선택된 메모리 셀들에 기입되려면, 쓰기 데이터가 페이지 버퍼 회로(115), 더 상세하게는 페이지 버퍼 회로(115)에서 비트 라인들과 연결되는 디지털 첨단 저장 회로들(digital frontend storage circuits)에 로드되어야 한다. 제1 프리차지 동작(PR1)은 페이지 버퍼 회로(115)에 로드된 데이터에 관계 없이 수행된다. 따라서, 선택된 메모리 셀들에 쓰기 데이터를 기입하기 위한 첫 번째 프로그램 루프의 제1 프리차지 동작(PR1) 시에, 쓰기 데이터가 페이지 버퍼 회로(115)d의 디지털 첨단 저장 회로들에 로드될 수 있다. 쓰기 데이터가 로드되면, 제2 프리차지 동작(PR2)이 수행될 수 있다. 즉, 쓰기 데이터를 페이지 버퍼 회로(115)에 로드하는 동작이 제1 프리차지 동작(PR1)에 의해 숨겨질(shadowed) 수 있으므로, 불휘발성 메모리 장치(110)의 동작 속도가 향상된다.
쓰기 데이터의 로딩을 제1 프리차지 동작(PR1)에 숨기기(shadowing) 위해, 제1 프리차지 동작(PR1)은 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로드된 데이터와 관계 없이 비트 라인들(BL)에 전압들을 인가하는 제1 프리차지 회로에 의해 수행될 수 있다. 제2 프리차지 동작(PR2)은 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로드된 데이터에 따라 비트 라인들(BL)에 전압들을 인가하는 제2 프리차지 회로에 의해 수행될 수 있다. 제1 프리차지 회로와 제2 프리차지 회로는 분리되어 제공될 수 있다.
예시적으로, 도 3의 제2 시간(T2)에, 비트 라인들(BL)의 전압들이 제1 비트 라인 전압들(VBL1)과 제2 비트 라인 전압들(VBL2)로 조절되는 제1 0동작과 스트링 선택 라인들(SSL)의 전압들이 제1 스트링 선택 라인 전압들(VSSL1)과 제2 스트링 선택 라인 전압들(VSSL2)로 조절되는 제2 동작은 동시에 수행되는 것으로 도시되어 있다. 그러나, 제1 동작과 제2 동작은 시간 차이를 두고 순차적으로 수행될 수 있다. 예를 들어, 제2 동작이 수행된 후에 제1 동작이 수행될 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 예시적으로, 불휘발성 메모리 장치(110)가 선택된 메모리 셀들에 쓰기 데이터를 기입하는 방법이 도 4에 도시되어 있다.
도 1 내지 도 4를 참조하면, S110 단계에서, 불휘발성 메모리 장치(110)는 외부 장치(예를 들어, 컨트롤러)로부터 쓰기 커맨드 및 쓰기 데이터를 수신한다. 쓰기 커맨드는 제어 로직 회로(119)로 전달된다. 제어 로직 회로(119)는 쓰기 커맨드에 따라 행 디코더 회로(113), 페이지 버퍼 회로(115), 그리고 데이터 입출력 회로(117)를 제어할 수 있다. 쓰기 데이터는 데이터 입출력 회로(117)를 통해 페이지 버퍼 회로(115)에 저장될 수 있다.
S113 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 페이지 버퍼 회로(115)에 로드된 데이터에 관계 없이 비트 라인들(BL)의 제1 프리차지 동작(PR1)을 수행한다. 동시에, S115 단계에서, 페이지 버퍼 회로(115)에 저장된 쓰기 데이터는 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로드될 수 있다.
S120 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로드된 데이터에 따라 비트 라인들(BL)의 제2 프리차지 동작(PR2)을 수행한다.
S130 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 프로그램 동작(PGM)을 수행한다. 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 리커버리 동작(RCV)을 수행한 후에, S140 단계에서 검증 동작(VFY)을 수행할 수 있다.
S113 단계 내지 S140 단계는 쓰기 데이터를 선택된 메모리 셀들에 기입하는 첫 번째 프로그램 루프를 형성한다. 첫 번째 프로그램 루프에서, 쓰기 데이터를 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로딩하는 동작은 제1 프리차지 동작(PR1)에 의해 쉐도우(shadowed)될 수 있다.
S150 단계에서, 검증 동작(VFY)의 결과가 패스인지 판별된다. 검증 동작(VFY)의 결과가 패스이면, 쓰기 데이터의 기입은 종료된다. 검증 동작(VFY)의 결과가 패스가 아닌 페일이면, S160 단계가 수행된다.
S160 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 페이지 버퍼 회로(115)에 로드된 데이터에 관계 없이 비트 라인들(BL)의 제1 프리차지 동작을 수행한다.
S170 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 페이지 버퍼 회로(115)에 로드된 데이터에 따라 비트 라인들(BL)의 제2 프리차지 동작(PR2)을 수행한다.
S180 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 프로그램 동작(PGM)을 수행한다. 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 리커버리 동작(RCV)을 수행한 후에, S190 단계에서 검증 동작(VFY)을 수행할 수 있다. 이후에, S150 단계가 다시 수행된다.
S160 단계 내지 S190 단계는 쓰기 데이터를 선택된 메모리 셀들에 기입하는 두 번째 프로그램 루프 및 그에 후속하는 프로그램 루프들을 형성할 수 있다.
도 5는 본 발명의 실시 예에 따른 페이지 버퍼 회로(115)를 보여주는 블록도이다. 예시적으로, 하나의 비트 라인(BL)에 대응하는 페이지 버퍼 회로(115)의 구성 요소들이 도 5에 도시되어 있다.
도 1, 도 2 및 도 5를 참조하면, 페이지 버퍼 회로(115)는 캐시 래치(L_C), 덤핑 회로(DUMP), 데이터 래치들(L_D1~L_D3), 전송 회로(TC), 센스 래치(L_S), 프리차지 회로(PC), 그리고 선택 회로(SC)를 포함한다.
캐시 래치(L_C)는 데이터 입출력 회로(117)로부터 전달되는 비트 또는 데이터 입출력 회로(117)로 전달될 비트를 임시로 저장할 수 있다.
덤핑 회로(DC)는 제어 로직 회로(119)로부터 제공되는 덤프 신호(DUMP)에 응답하여 동작한다. 덤프 신호에 응답하여, 덤프 회로(DC)는 캐시 래치(L_C)에 저장된 비트에 따라 제1 내지 제3 데이터 래치들(L_D1~L_D3) 중 하나를 셋 또는 리셋할 수 있다. 또한, 덤프 신호에 응답하여, 덤프 회로(DC)는 제1 내지 제3 데이터 래치들(L_D1~L_D3) 중 하나에 저장된 비트에 따라 캐시 래치(L_C)를 셋 또는 리셋할 수 있다.
전송 회로(TC)는 제어 로직 회로(119)로부터 제공되는 전송 신호(TRAN)에 응답하여 동작한다. 전송 신호(TRAN)에 응답하여, 전송 회로(TC)는 제1 내지 제3 데이터 래치들(L_D1~L_D3)에 로드된 비트들에 기반하여 센스 래치(L_S)를 셋 또는 리셋할 수 있다. 전송 신호(TRAN)에 응답하여, 전송 회로(TC)는 센스 래치(L_S)에 로드된 비트에 따라 제1 내지 제3 데이터 래치들(L_D1~L_D3) 중 하나를 셋 또는 리셋할 수 있다.
센스 래치(L_S)는 로드된 값에 따라 프리차지 회로(PC)를 제어할 수 있다. 또한 센스 래치(L_S)는 제어 로직 회로(119)로부터 제공되는 래치 신호(LT)에 응답하여, 비트 라인(BL)의 전압을 래치할 수 있다. 센스 래치(L_S)는 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로일 수 있다.
프리차지 회로(PC)는 프리차지 신호(PRE_A) 또는 센스 래치(L_S)에 로드된 데이터에 따라 비트 라인(BL)을 프리차지할 수 있다. 프리차지 회로(PC)는 제1 내지 제5 트랜지스터들(TR1~TR5)을 포함한다.
제1 및 제2 트랜지스터들(TR1, TR2)은 제3 트랜지스터(TR3)와 전원 노드(VDD) 사이에 병렬 연결된다. 제1 트랜지스터(TR1)는 센스 래치(L_S)에 로드된 비트에 따라 턴-온 또는 턴-오프될 수 있다. 제2 트랜지스터(TR2)는 제어 로직 회로(119)의 프리차지 로직(PL)으로부터 제공되는 프리차지 신호(PRE_A)에 따라 턴-온 또는 턴-오프될 수 있다.
제4 및 제5 트랜지스터들(TR4, TR5)은 제3 트랜지스터(TR3)와 접지 노드의 사이에 직렬 연결된다. 제3 트랜지스터(TR3)는 반전 활성 신호(/EN)에 응답하여 턴-온 또는 턴-오프 된다. 제4 트랜지스터(TR4)는 활성 신호(EN)에 응답하여 턴-온 또는 턴-오프 된다. 제5 트랜지스터(TR5)는 센스 래치(L_S)에 로드된 비트에 따라 턴-온 또는 턴-오프 된다.
선택 회로(SC)는 제6 및 제7 트랜지스터들(TR6, TR7)을 포함한다. 제6 및 제7 트랜지스터들(TR6, TR7)은 각각 제1 및 제2 선택 신호들(CS1, CS2)에 따라 턴-온 또는 턴-오프 된다. 제7 트랜지스터(TR7)의 양단은 제3 트랜지스터(TR3)의 양단과 각각 연결될 수 있다. 제6 및 제7 트랜지스터들(TR6, TR7)은 비트 라인(BL) 및 센스 래치(L_S)의 사이에 직렬 연결될 수 있다.
도 6은 선택된 메모리 셀들에 쓰기 데이터가 기입될 때에 페이지 버퍼 회로(115)에 인가되는 제어 신호들을 보여주는 타이밍도이다. 도 6에서, 가로 축은 시간을 가리키고, 세로 축은 신호들의 활성 상태들을 보여준다. 예시적으로, 메모리 셀들(MC)에 데이터를 기입할 때의 신호들의 변화가 도 6에 도시되어 있다.
도 1 내지 도 3, 도 5 및 도 6을 참조하면, 제1 시간(T1) 내지 제6 시간(T6)에 프로그램 루프가 수행된다. 제1 시간(T1)에 제1 프리차지 동작(PR1)이 수행된다. 제1 프리차지 동작(PR1) 시에, 제1 선택 신호(CS1)가 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다. 제2 선택 신호(CS2)는 비활성 상태(DES)를 유지한다. 프리차지 신호(PRE_A)는 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다. 활성 신호(EN) 및 반전 활성 신호(/EN)는 비활성 상태를 유지한다. 전송 신호(TRAN)는 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다.
제1 선택 신호(CS1) 및 프리차지 신호(PRE_A)가 활성 상태(ACT)로 천이함에 따라, 프리차지 회로(PC)의 제2 트랜지스터(TR2) 및 선택 회로(SC)의 제6 트랜지스터(TR6)가 턴-온 된다. 전원 노드(VDD)는 제2 트랜지스터(TR2) 및 제6 트랜지스터(TR6)를 통해 비트 라인(BL)에 연결된다. 즉, 페이지 버퍼 회로(115)의 센스 래치(L_S)에 로드된 데이터에 관계 없이, 비트 라인들(BL)이 프리차지된다. 제2 트랜지스터(TR2)는 제1 프리차지 동작 시에 사용되는 제1 프리차지 회로를 형성할 수 있다.
전송 신호(TRAN)가 활성 상태(ACT)로 천이함에 따라, 제1 내지 제3 데이터 래치들(L_D1~L_D3)에 로드된 비트들에 따라 센스 래치(L_S)가 셋 또는 리셋 된다. 즉, 쓰기 데이터가 페이지 버퍼 회로(115)의 센스 래치(L_S)에 로드된다. 즉, 제1 프리차지 동작(PR1)에 의해 쓰기 데이터의 로딩이 쉐도우된다.
제2 시간(T2)에, 제2 프리차지 동작(PR2)이 수행된다. 제2 프리차지 동작(PR2) 시에, 제1 선택 신호(CS1)는 활성 상태(ACT)를 유지한다. 제2 선택 신호(CS2)는 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다. 프리차지 신호(PRE_A)는 활성 상태(ACT)로부터 비활성 상태(DEA)로 천이한다. 활성 신호(EN) 및 반전 활성 신호(/EN)는 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다. 전송 신호(TRAN)는 활성 상태(ACT)로부터 비활성 상태(DEA)로 천이한다.
프리차지 신호(PRE_A)가 비활성 상태(DEA)로 천이함에 따라, 제2 트랜지스터(TR2)는 턴-오프 된다. 활성 신호(EN) 및 반전 활성 신호(/EN)가 활성 상태(ACT)로 천이함에 따라, 제3 및 제4 트랜지스터들(TR3, TR4)이 턴-온 된다. 제2 선택 신호(CS2)가 활성 상태(ACT)로 천이함에 따라, 제7 트랜지스터(TR7)가 턴-온 된다.
센스 래치(L_S)에 로드된 비트에 따라, 제1 트랜지스터(TR1) 및 제5 트랜지스터(TR5) 중 하나가 턴-온 되고, 다른 하나가 턴-오프 된다. 제1 트랜지스터(TR1)가 턴-온 되면, 전원 노드(VDD)가 제1, 제3, 제6 및 제7 트랜지스터들(TR1, TR3, TR6, TR7)을 통해 비트 라인(BL)과 연결된다. 즉, 비선택된 비트 라인의 전압들이 제1 비트 라인 전압들(VBL1)로 유지된다. 제5 트랜지스터(TR5)가 턴-온 되면, 접지 노드가 제4, 제5, 제6 및 제7 트랜지스터들(TR4, TR5, TR6, TR7)을 통해 비트 라인(BL)과 연결된다. 즉, 선택된 비트 라인들이 제2 비트 라인 전압들(VBL2)로 프리차지된다.
제3 시간(T3)에, 프로그램 동작(PGM)이 수행된다. 프로그램 동작(PGM)이 수행되는 동안, 신호들의 상태들은 유지될 수 있다.
제4 시간(T4)에, 리커버리 동작(RCV)이 수행된다. 리커버리 동작(RCV) 시에, 제어 신호들은 비활성 상태(DEA)로 설정될 수 있다.
이후에, 제5 시간(T5) 내지 제6 시간(T6)에 검증 동작(VFY)이 수행된다.
상술된 실시 예에서, 디지털 첨단 저장 회로는 센스 래치(L_S)인 것으로 설명되었다. 그러나, 디지털 첨단 저장 회로는 센스 래치(L_S)로 한정되지 않는다. 예를 들어, 페이지 버퍼 회로(115)에 센스 래치(L_S)가 제공되지 않을 수 있다. 이 경우, 제1 내지 제3 데이터 래치들(L_D1~L_D3) 중 하나가 디지털 첨단 저장 회로로 사용될 수 있다.
도 7은 본 발명의 제2 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 예시적으로, 불휘발성 메모리 장치(110)가 선택된 메모리 셀들에 쓰기 데이터를 기입하는 다른 방법이 도 7에 도시되어 있다.
도 1 내지 도 3, 그리고 도 7을 참조하면, S210 단계에서, 불휘발성 메모리 장치(110)는 외부 장치(예를 들어, 컨트롤러)로부터 쓰기 커맨드 및 쓰기 데이터를 수신한다. 쓰기 커맨드는 제어 로직 회로(119)로 전달된다. 제어 로직 회로(119)는 쓰기 커맨드에 따라 행 디코더 회로(113), 페이지 버퍼 회로(115), 그리고 데이터 입출력 회로(117)를 제어할 수 있다. 쓰기 데이터는 데이터 입출력 회로(117)를 통해 페이지 버퍼 회로(115)에 저장될 수 있다.
S220 단계에서, 불휘발성 메모리 장치(110)는 데이터 입출력 회로(117)에 저장된 쓰기 데이터를 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로드한다.
S230 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로드된 데이터에 따라 비트 라인들(BL)의 제2 프리차지 동작(PR2)을 수행한다. S240 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 프로그램 동작(PGM)을 수행한다. S250 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 검증 동작(VFY)을 수행한다.
도 4를 참조하여 설명된 동작 방법과 달이, S230 단계 내지 S250 단계는 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로드된 데이터에 관계 없이 비트 라인들(BL)을 프리차지하는 제1 프리차지 동작(PR1)을 수행하지 않는다. 제1 프리차지 동작(PR1)을 수행하지 않는 S230 단계 내지 S250 단계는 제1 프로그램 루프를 형성할 수 있다.
S260 단계에서, 검증 동작(VFY)의 결과가 패스인지 판별된다. 검증 동작(VFY)의 결과가 패스이면, 쓰기 데이터의 기입이 종료된다. 검증 동작(VFY)의 결과가 페일이면, S270 단계가 수행된다.
S270 단계에서, 프로그램 루프의 횟수가 임계값(VCR) 이상인지 판별된다. 예를 들어, 쓰기 커맨드에 응답하여 현재까지 수행된 프로그램 루프의 횟수가 임계값(VCR)과 비교될 수 있다. 프로그램 루프의 횟수가 임계값(VCR)보다 작으면, S230 단계가 수행된다. 즉, 제1 프로그램 루프가 수행된다. 프로그램 루프의 횟수가 임계값(VCR) 이상이면, S280 단계가 수행된다.
S280 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로들에 로드된 데이터에 관계없이 비트 라인들(BL)을 프리차지하는 제1 프리차지 동작(PR1)을 수행한다. 이후에 S230 단계가 수행된다. S280 단계 및 S230 단계 내지 S250 단계는 제1 프리차지 동작(PR1) 및 제2 프리차지 동작(PR2)을 수행하는 제2 프로그램 루프를 형성할 수 있다.
요약하면, 프로그램 루프가 임계값(VCR) 만큼 수행되기 전에, 제1 프로그램 루프가 수행된다. 제1 프로그램 루프에서, 비트 라인들(BL)에 대해 페이지 버퍼 회로(115)에 로드된 데이터에 따른 제2 프리차지 동작(PR2)이 수행된다. 제1 프로그램 루프가 임계값(VCR) 만큼 수행되면, 제2 프로그램 루프가 수행될 수 있다. 제2 프로그램 루프에서, 비트 라인들(BL)에 대해 페이지 버퍼 회로(115)에 로드된 데이터에 관계없는 제1 프리차지 동작(PR1) 및 페이지 버퍼 회로(115)에 로드된 데이터에 따른 제2 프리차지 동작(PR2)이 수행된다.
도 8은 본 발명의 실시 예에 따라 행 디코더 회로 및 페이지 버퍼 회로가 메모리 셀 어레이에 전압들을 인가하는 제2 예를 보여주는 타이밍도이다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 선택된 메모리 셀들에 데이터가 기입될 때의 최초의 제1 프로그램 루프의 일부가 도 8에 도시되어 있다. 도 8에서, 가로 축은 시간을 가리키고, 세로 축은 비트 라인들(BL), 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)의 전압들을 가리킨다.
도 1, 도 2, 도 5, 도 7 및 도 8을 참조하면, 제0 시간(T)에 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로, 예를 들어, 센스 래치(L_S)에 쓰기 데이터가 로드된다. 페이지 버퍼 회로(115)의 센스 래치(L_S)에 쓰기 데이터가 로드된 후에, 제1 시간(T1)부터 제1 프로그램 루프가 시작된다.
제1 시간(T1) 및 제3 시간(T3)의 사이에서, 제2 프리차지 동작(PR2)이 수행된다. 페이지 버퍼 회로(115)는 캐시 래치(L_S)에 로드된 데이터에 따라 비트 라인들(BL)에 제1 비트 라인 전압들(VBL1) 및 제2 비트 라인 전압들(VBL2)을 인가한다. 행 디코더 회로(113)는 스트링 선택 라인들(SSL)에 제1 스트링 선택 라인 전압들(SSL1)을 인가한다. 행 디코더 회로(113)는 워드 라인들(WL)에 제1 워드 라인 전압(VWL1)을 인가하고, 접지 선택 라인들(GSL)에 제1 접지 선택 라인들(VGSL1)을 인가한다.
제2 시간(T2)에, 행 디코더 회로(113)는 선택된 스트링 선택 라인들의 전압들을 제1 스트링 선택 라인 전압들(VSSL1)로 유지하고, 비선택된 스트링 선택 라인들에 제2 스트링 선택 라인 전압들(VSSL2)을 인가한다.
제3 시간(T3)에 프로그램 동작(PGM)이 수행되고, 제4 시간(T4)에 리커버리 동작(RCV)이 수행된다. 제3 시간(T3) 이후의 전압들의 변화는 도 4에서 설명된 변화들과 동일하다. 따라서, 상세한 설명은 생략된다.
제1 프로그램 루프가 임계값(VCR) 만큼 수행되면 제2 프로그램 루프가 수행된다. 제2 프로그램 루프는 쓰기 데이터의 로딩을 제외하고, 도 3의 제3 시간(T3) 내지 제6 시간(T6)을 참조하여 설명된 것과 동일하게 수행될 수 있다.
도 9는 선택된 메모리 셀들에 쓰기 데이터가 기입될 때에 페이지 버퍼 회로(115)에 인가되는 신호들의 다른 예를 보여주는 타이밍도이다. 도 9에서, 가로 축은 시간을 가리키고, 세로 축은 신호들의 활성 상태들을 보여준다. 예시적으로, 도 8의 타이밍도에 따라 메모리 셀들(MC)에 데이터를 기입할 때의 신호들의 변화가 도 9에 도시되어 있다.
도 1, 도 2, 도 5 및 도 9를 참조하면, 제0 시간(T0)에 전송 신호(TRAN)가 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다. 따라서, 페이지 버퍼 회로(115)의 디지털 첨단 저장 회로, 예를 들어 캐시 래치(L_C)에 쓰기 데이터가 로드된다.
제1 시간(T1)에, 전송 신호(TRAN)는 활성 상태(ACT)로부터 비활성 상태(DEA)로 천이한다. 제1 및 제2 제어 신호들(CS1, CS2), 활성 신호(EN) 및 반전 활성 신호(/EN)는 각각 비활성 상태들(DEA)로부터 활성 상태들(ACT)로 천이한다. 프리차지 신호(PRE_A)는 비활성 상태(DEA)를 유지한다. 신호들의 상태들은 제2 프리차지 동작(PR2)이 수행되는 제1 시간(T1) 및 제3 시간(T3)의 사이에서 유지된다.
제3 시간(T3)에 프로그램 동작(PGM)이 수행되고, 제4 시간(T4)에 리커버리 동작(RCV)이 수행된다. 제3 시간(T3) 이후의 신호들의 상태들은 도 6의 제3 시간(T3) 내지 제6 시간(T6)을 참조하여 설명된 것과 동일하게 수행된다. 따라서, 상세한 설명은 생략된다.
도 10은 선택된 메모리 셀들에 쓰기 데이터가 기입된 상태를 보여준다. 도 10에서, 가로 축은 메모리 셀들(MC)의 문턱 전압들(VTH)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 즉, 쓰기 데이터가 기입된 메모리 셀들의 문턱 전압들의 산포가 도 10에 도시되어 있다. 예시적으로, 각 메모리 셀에 최하위 비트(LSB, Least Significant Bit) 및 최상위 비트(MSB, Most Significant Bit)의 2-비트가 기입된 예가 도 10에 도시되어 있다.
최상위 비트(MSB)가 '1'이고, 최하위 비트(LSB)가 '1'인 데이터가 기입되는 메모리 셀들은 소거 상태(E)를 가질 수 있다. 최상위 비트(MSB)가 '0'이고, 최하위 비트(LSB)가 '1'인 데이터가 기입되는 메모리 셀들은 제1 프로그램 상태(P1)를 가질 수 있다. 제1 프로그램 상태(P1)의 문턱 전압 산포 범위는 소거 상태(E)의 문턱 전압 산포 범위보다 높을 수 있다. 최상위 비트(MSB)가 '0'이고 최하위 비트(LSB)가 '0'인 데이터가 기입되는 메모리 셀들은 제2 프로그램 상태(P2)를 가질 수 있다. 제2 프로그램 상태(P2)의 문턱 전압 산포 범위는 제1 프로그램 상태(P1)의 문턱 전압 산포 범위보다 높을 수 있다. 최상위 비트(MSB)가 '1'이고 최하위 비트(LSB)가 '0'인 데이터가 기입되는 메모리 셀들은 제3 프로그램 상태(P3)를 가질 수 있다. 제3 프로그램 상태(P3)의 문턱 전압 산포 범위는 제2 프로그램 상태(P2)의 문턱 전압 산포 범위보다 높을 수 있다.
메모리 셀들에 기입된 데이터를 읽을 때에, 제1 내지 제3 읽기 전압들(VRD1~VRD3)이 사용될 수 있다. 제1 읽기 전압(VRD)은 제1 프로그램 상태(P1)의 문턱 전압 산포 범위와 제2 프로그램 상태(P2)의 문턱 전압 산포 범위의 사이의 레벨을 가질 수 있다. 제2 읽기 전압(VRD2)은 제2 프로그램 상태(P2)의 문턱 전압 산포 범위와 제3 프로그램 상태(P3)의 문턱 전압 산포 범위의 사이의 레벨을 가질 수 있다. 제3 읽기 전압(VRD3)은 소거 상태(E)의 문턱 전압 산포 범위와 제1 프로그램 상태(P1)의 문턱 전압 산포 범위의 사이의 레벨을 가질 수 있다.
도 11은 본 발명의 제3 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 예시적으로, 메모리 셀들에 기입된 데이터를 읽는 방법이 도 11에 도시되어 있다.
도 1, 도 2, 도 5, 도 10 및 도 11을 참조하면, S310 단계에서, 읽기 커맨드가 수신된다. 예를 들어, 읽기 커맨드는 외부 장치(예를 들어, 컨트롤러)로부터 제어 로직 회로(119)로 수신될 수 있다.
S320 단계에서, 불휘발성 메모리 장치(110)는 비트 라인들(BL)의 제1 프리차지 동작(PR1)을 수행한다. 예를 들어, 페이지 버퍼 회로(115)의 프리차지 회로(PC)는 페이지 버퍼 회로(115)에 로드된 데이터에 관계없이 비트 라인들(BL)을 프리차지하는 제1 프리차지 동작(PR1)을 수행할 수 있다.
S330 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 제1 읽기 전압(VRD1)을 이용하여 읽기 동작을 수행한다. 제1 읽기 전압(VRD1)을 이용하여 읽기 동작이 수행되면, 메모리 셀들에 기입된 최하위 비트들(LSB)이 판별될 수 있다. 읽기 결과는 센스 래치(L_S)에 의해 감지되고, 데이터 래치들(L_D1~L_D3) 중 하나에 저장될 수 있다.
S340 단계에서, 페이지 버퍼 회로(115)의 프리차지 회로(PC)는 페이지 버퍼 회로(115)에 로드된 데이터에 따라 비트 라인들(BL)의 제2 프리차지 동작(PR2)을 수행한다. 예를 들어, 페이지 버퍼 회로(115)는 제1 읽기 전압(VRD1)보다 높은 문턱 전압들을 갖는 메모리 셀들, 즉 최하위 비트(LSB)가 '0'으로 판별된 메모리 셀들에 대응하는 비트 라인들을 선택할 수 있다. 페이지 버퍼 회로(115)는 제1 읽기 전압(VRD1)보다 낮은 문턱 전압들을 갖는 메모리 셀들, 즉 최하위 비트(LSB)가 '1'로 판별된 메모리 셀들에 대응하는 비트 라인들을 비선택할 수 있다. 페이지 버퍼 회로(115)는 선택된 비트 라인들 및 비선택된 비트 라인들을 서로 다르게 프리차지할 수 있다. 예를 들어, 제1 읽기 전압(VRD1)을 이용한 읽기 동작에 의해 설정된 센스 래치(L_S)에 따라, 또는 데이터 래치들(L_D1~L_D3)에 저장된 읽기 결과에 의해 센스 래치(L_S)가 설정됨에 따라, 비트 라인들(BL)이 프리차지될 수 있다.
S350 단계에서, 행 디코더 회로(113) 및 페이지 버퍼 회로(115)는 제2 읽기 전압(VRD2)을 이용하여 읽기 동작을 수행한다. 제2 읽기 전압(VRD2)을 이용하여 읽기 동작이 수행되면, 최하위 비트(LSB)가 '0'인 메모리 셀들의 최상위 비트들(MSB)이 판별될 수 있다. 읽기 결과는 센스 래치(L_S)에 의해 감지되고, 데이터 래치들(L_D1~L_D3) 중 하나에 저장될 수 있다.
S360 단계에서, 페이지 버퍼 회로(115)의 프리차지 회로(PC)는 페이지 버퍼 회로(115)에 로드된 데이터에 따라 비트 라인들(BL)의 제2 프리차지 동작(PR2)을 수행한다. 예를 들어, 페이지 버퍼 회로(115)는 제1 읽기 전압(VRD1)보다 낮은 문턱 전압들을 갖는 메모리 셀들, 즉 최하위 비트(LSB)가 '1'로 판별된 메모리 셀들에 대응하는 비트 라인들을 선택할 수 있다. 페이지 버퍼 회로(115)는 제1 읽기 전압(VRD1)보다 높은 문턱 전압들을 갖는 메모리 셀들, 즉 최하위 비트(LSB)가 '0'으로 판별된 메모리 셀들에 대응하는 비트 라인들을 비선택할 수 있다. 페이지 버퍼 회로(115)는 선택된 비트 라인들 및 비선택된 비트 라인들을 서로 다르게 프리차지할 수 있다. 예를 들어, 데이터 래치들(L_D1~L_D3)에 저장된 읽기 결과에 의해 센스 래치(L_S)가 설정되고, 센스 래치(L_S)에 로드된 데이터에 따라, 비트 라인들(BL)이 프리차지될 수 있다.
도 12는 본 발명의 실시 예에 따라 행 디코더 회로 및 페이지 버퍼 회로가 메모리 셀 어레이에 전압들을 인가하는 제3 예를 보여주는 타이밍도이다. 예시적으로, 도 11을 참조하여 설명된 바에 따라 메모리 셀들에 기입된 데이터를 읽을 때의 전압들의 변화가 도 12에 도시되어 있다. 도 12에서, 가로 축은 시간을 가리키고, 세로 축은 비트 라인들(BL), 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)의 전압들을 보여준다.
제11 시간(T11)에, 페이지 버퍼 회로(115)에 로드된 데이터에 관계 없이 비트 라인들(BL)을 프리차지하는 제1 프리차지 동작이 수행된다. 제11 시간(T11)에, 페이지 버퍼 회로(115)는 비트 라인들(BL)에 제3 비트 라인 전압들(VBL3)을 인가한다. 제3 비트 라인 전압들(VBL3)은 전원 전압 또는 전원 전압과 유사하거나 그보다 낮은 레벨을 갖는 양전압들일 수 있다.
행 디코더 회로(113)는 스트링 선택 라인들(SSL)에 제3 스트링 선택 라인 전압들(VSSL3)을 인가한다. 제3 스트링 선택 라인 전압들(VSSL3)은 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-오프 하는 전압들일 수 있다. 제3 스트링 선택 라인 전압들(VSSL3)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 전압들일 수 있다.
행 디코더 회로(113)는 워드 라인들(WL)에 제2 워드 라인 전압들(VWL2)을 인가한다. 제2 워드 라인 전압들(VWL2)은 메모리 셀들(MC)을 턴-오프 하는 전압들일 수 있다. 제2 워드 라인 전압들(VWL2)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 전압들일 수 있다.
행 디코더 회로(113)는 접지 선택 라인들(GSL)에 제2 접지 선택 라인 전압들(VGSL2)을 인가한다. 제2 접지 선택 라인 전압들(VGSL2)은 접지 선택 트랜지스터들(GST)을 턴-오프 하는 전압들일 수 있다. 제2 접지 선택 라인 전압들(VGSL2)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 전압들일 수 잇다.
제12 시간(T12) 내지 제14 시간(T14)의 사이에, 읽기 동작이 수행된다. 읽기 동작은 디벨러프 동작(DEV) 및 래치 동작(LAT)을 포함할 수 있다.
제 12 시간(T12)에, 비트 라인들(BL)은 플로팅된다. 예를 들어, 비트 라인들(BL)은 프리차지 회로(PC)와 전기적으로 분리될 수 있다.
행 디코더 회로(113)는 선택된 스트링 선택 라인들에 제4 스트링 선택 라인 전압들(VSSL4)을 인가한다. 제4 스트링 선택 라인 전압들(VSSL4)은 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온 하는 전압일 수 있다. 제4 스트링 선택 라인 전압들(VSSL4)은 전원 전압 또는 전원 전압보다 높은 레벨을 갖는 고전압일 수 있다. 행 디코더 회로(113)는 비선택된 스트링 선택 라인들의 전압들을 제3 스트링 선택 라인 전압들(VSSL3)로 유지할 수 있다.
행 디코더 회로(113)는 비선택된 워드 라인들에 패스 읽기 전압들(VREAD)을 인가한다. 패스 읽기 전압들(VREAD)은 메모리 셀들을 턴-온 하는 전압들일 수 있다. 패스 읽기 전압들(VREAD)은 전원 전압보다 높은 고전압들일 수 있다. 읽기 전압들(VREAD)은 동일한 전압들 또는 서로 다른 전압들일 수 있다. 행 디코더 회로(113)는 선택된 워드 라인에 제1 읽기 전압(VRD1)을 인가한다.
행 디코더 회로(113)는 선택된 접지 선택 라인들에 제3 접지 선택 라인 전압들(VGSL3)을 인가한다. 제3 접지 선택 라인 전압들(VGSL3)은 접지 선택 트랜지스터들(GST)을 턴-온 하는 전압들일 수 있다. 제3 접지 선택 라인 전압들(VGSL3)은 전원 전압 또는 전원 전압보다 높은 고전압들일 수 있다. 행 디코더 회로(113)는 비선택된 접지 선택 라인들의 전압들을 제2 접지 선택 라인 전압들(VGSL2)로 유지할 수 있다.
도 12에 도시되지 않았지만, 공통 소스 라인(CSL)에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압이 인가될 수 있다.
디벨러프 동작(DEV) 시에, 선택된 메모리 블록(BLKa)의 선택된 플레인의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제4 스트링 선택 라인 전압들(VGSL4)에 의해 턴-온 된다. 선택된 플레인의 접지 선택 트랜지스터들(GST)은 제3 접지 선택 라인 전압(VGSL3)에 의해 턴-온 된다. 선택된 플레인에서 비선택된 워드 라인들에 연결된 메모리 셀들은 패스 읽기 전압(VREAD)에 의해 턴-온 된다. 선택된 플레인에서 선택된 워드 라인에 연결된 메모리 셀들은 제1 읽기 전압(VRD1)에 의해 턴-온 또는 턴-오프 된다.
예를 들어, 최하위 비트(LSB)로 '1'이 기입된 메모리 셀들은 제1 읽기 전압(VRD1)에 의해 턴-온 되는 온-셀들일 수 있다. 온-셀들에 대응하는 비트 라인들의 전압들은 공통 소스 라인(CSL)으로 방전된다. 따라서, 온-셀들에 대응하는 비트 라인들의 전압들은 디벨러프 동작(DEV) 시에 감소한다.
최하위 비트(LSB)로 '0'이 기입된 메모리 셀들은 제1 읽기 전압(VRD1)에 의해 턴-오프 되는 오프-셀들일 수 있다. 오프-셀들에 대응하는 비트 라인들의 전압들은 공통 소스 라인(CSL)으로 방전되지 않는다. 따라서, 오프-셀들에 대응하는 비트 라인들의 전압들은 디벨러프 동작(DEV) 시에 감소하지 않고 유지된다.
제13 시간(T13)에, 래치 동작(LAT)이 수행된다. 센스 래치(L_S)는 비트 라인들의 전압들을 래치할 수 있다. 예를 들어, 온-셀들에 대응하는 비트 라인들에 연결된 센스 래치들(S_L)은 '1'의 값을 래치할 수 있다. 오프-셀들에 대응하는 비트 라인들에 연결된 센스 래치들(S_L)은 '0'의 값을 래치할 수 있다. 래치 동작(LAT)을 통해, 선택된 메모리 셀들의 최하위 비트들(LSB)이 센스 래치들(S_L)에 저장된다. 이후에, 센스 래치들(S_L)에 저장된 최하위 비트들(LSB)은 데이터 래치들(L_D1~L_D3)에 저장될 수 있다.
제15 시간(T15)에, 페이지 버퍼 회로(115)에 로드된 데이터에 따라 비트 라인들(BL)을 프리차지하는 제2 프리차지 동작이 수행된다. 제15 시간(T15)에, 페이지 버퍼 회로(115)는 선택된 비트 라인들에 제3 비트 라인 전압들(VBL3)을 인가한다. 예를 들어, 제12 시간(T12) 내지 제14 시간(T14) 사이에 수행된 읽기 동작 시에 최하위 비트(LSB)로서 '0'을 저장하는 것으로 판별된 메모리 셀들에 대응하는 비트 라인들이 선택될 수 있다. 행 디코더 회로(113)는 비선택된 비트 라인들에 제4 비트 라인 전압들(VBL4)을 인가한다. 제4 비트 라인 전압들(VBL4)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압들일 수 있다. 제12 시간(T12) 내지 제14 시간(T14) 사이에 수행된 읽기 동작 시에 최하위 비트(LSB)로서 '1'을 저장하는 것으로 판별된 메모리 셀들에 대응하는 비트 라인들이 비선택될 수 있다.
제16 시간(T16) 내지 제18 시간(T18)의 사이에, 읽기 동작이 수행된다. 읽기 동작은 디벨러프 동작(DEV) 및 래치 동작(LAT)을 포함할 수 있다.
제 16 시간(T16)에, 비트 라인들(BL)은 플로팅된다. 예를 들어, 비트 라인들(BL)은 프리차지 회로(PC)와 전기적으로 분리될 수 있다.
행 디코더 회로(113)는 선택된 스트링 선택 라인들에 제4 스트링 선택 라인 전압들(VSSL4)을 인가한다. 행 디코더 회로(113)는 비선택된 스트링 선택 라인들의 전압들을 제3 스트링 선택 라인 전압들(VSSL3)로 유지할 수 있다.
행 디코더 회로(113)는 비선택된 워드 라인들에 패스 읽기 전압들(VREAD)을 인가한다. 행 디코더 회로(113)는 선택된 워드 라인에 제2 읽기 전압(VRD2)을 인가한다.
행 디코더 회로(113)는 선택된 접지 선택 라인들에 제3 접지 선택 라인 전압들(VGSL3)을 인가한다. 행 디코더 회로(113)는 비선택된 접지 선택 라인들의 전압들을 제2 접지 선택 라인 전압들(VGSL2)로 유지할 수 있다.
도 12에 도시되지 않았지만, 공통 소스 라인(CSL)에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압이 인가될 수 있다.
디벨러프 동작(DEV) 시에, 최상위 비트(MSB)로 '0'이 기입된 메모리 셀들은 제2 읽기 전압(VRD2)에 의해 턴-온 되는 온-셀들일 수 있다. 온-셀들에 대응하는 비트 라인들의 전압들은 디벨러프 동작(DEV) 시에 감소한다.
최상위 비트(MSB)로 '1'이 기입된 메모리 셀들은 제2 읽기 전압(VRD2)에 의해 턴-오프 되는 오프-셀들일 수 있다. 오프-셀들에 대응하는 비트 라인들의 전압들은 디벨러프 동작(DEV) 시에 감소하지 않고 유지된다.
제17 시간(T17)에, 래치 동작(LAT)이 수행된다.
이후에, 제15 시간(15) 내지 제18 시간(T18)을 참조하여 설명된 것과 동일한 방법으로, 제2 프리차지 동작(PR2) 및 제3 읽기 전압(VRD3)을 이용한 읽기 동작이 수행될 수 있다.
도 13은 선택된 메모리 셀들에 기입된 데이터를 읽을 때에 페이지 버퍼 회로에 인가되는 신호들의 예를 보여주는 타이밍도이다. 도 13에서, 가로 축은 시간을 가리키고, 세로 축은 신호들의 활성 상태들을 보여준다. 예시적으로, 도 8의 타이밍도에 따라 메모리 셀들(MC)에 데이터를 기입할 때의 신호들의 변화가 도 9에 도시되어 있다.
도 1, 도 2, 도 5, 도 12 및 도 13을 참조하면, 제11 시간(T11)에 제1 프리차지 동작(PR1)이 수행된다. 제1 프리차지 동작(PR1)이 수행될 때, 제1 제어 신호(CS1), 제2 제어 신호(CS2), 그리고 프리차지 신호(PRE_A)는 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다. 활성 신호(EN), 반전 활성 신호(/EN), 래치 신호(LT), 그리고 전송 신호(TRAN)는 비활성 상태(DEA)를 유지한다.
제2, 제6 및 제7 트랜지스터들(TR6, TR7)이 턴-온 되므로, 전원 노드(VDD)가 비트 라인들에 연결된다. 즉, 비트 라인들이 전원 전압 또는 그와 유사한 레벨을 갖는 전압들로 프리차지된다.
제14 시간(T14)에 디벨러프 동작(DEV)이 수행된다. 디벨러프 동작(DEV) 시에, 프리차지 신호(PRE_A)가 활성 상태(ACT)로부터 비활성 상태(DEA)로 천이한다. 따라서, 제2 트랜지스터(TR2)가 턴-오프 되며, 비트 라인들(BL)은 프리차지 회로(PC)로부터 전기적으로 분리된다. 따라서, 비트 라인들(BL)은 플로팅된다.
제13 시간(T13)에, 래치 동작(LAT)이 수행된다. 래치 동작(LAT) 시에, 래치 신호(LT)가 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이하고, 그리고 활성 상태(ACT)로부터 비활성 상태(DEA)로 천이한다. 래치 신호(LT)의 활성화에 응답하여, 센스 래치(L_S)는 비트 라인(BL)의 전압을 래치할 수 있다.
제14 시간(T14)에, 제1 및 제2 제어 신호들(CS1, CS2)이 활성 상태(ACT)로부터 비활성 상태(DEA)로 천이한다. 전송 신호(TRAN)는 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이하고, 그리고 활성 상태(ACT)로부터 비활성 상태(DEA)로 천이한다. 전송 신호(TRAN)의 활성화에 응답하여, 센스 래치(S_L)에 저장된 값이 데이터 래치들(L_D1, L_D2, L_D3) 중 하나로 전달(예를 들어, 덤프)될 수 있다.
제15 시간(T15)에, 제2 프리차지 동작(PR2)이 수행된다. 제2 프리차지 동작(PR2) 시에, 제1 및 제2 제어 신호들(CS1, CS2)이 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다. 활성 신호(EN) 및 반전 활성 신호(/EN)는 비활성 상태(DEA)로부터 활성 상태(ACT)로 천이한다.
센스 래치(L_S)에 로드된 값(예를 들어, 1-비트 데이터)에 따라, 전원 노드(VDD) 및 접지 노드 중 하나가 비트 라인(BL)과 연결된다. 예를 들어, 선택된 비트 라인은 전원 노드(VDD)와 연결되고, 비선택된 비트 라인은 접지 노드와 연결될 수 있다.
제16 시간(T16)의 디벨러프 동작(DEV), 제17 시간(T17)의 래치 동작(LAT) 및 제18 시간(T18)의 전송 동작은 제12 시간(T12) 내지 제15 시간(T15) 사이에서 설명된 것과 동일하게 수행된다. 따라서, 상세한 설명은 생략된다.
후속하는 제2 프리차지 동작(PR2) 및 제3 읽기 전압(VRD3)을 이용한 읽기 동작 시에, 신호들은 제15 시간(T15) 및 그 이후의 시간들을 참조하여 설명된 것과 동일하게 제어될 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 14를 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다. 불휘발성 메모리 장치(110)는 도 1 내지 도 13을 참조하여 설명된 바에 따라 구성되고 동작할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 14에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 15 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 15는 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 14 및 도 15를 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110; 불휘발성 메모리 장치
111; 메모리 셀 어레이
113; 행 디코더 회로
115; 페이지 버퍼 회로
PC: 프리차지 회로
L_C; 캐시 래치
DC; 덤핑 회로
L_D1, L_D2, L_D3; 데이터 캐시들
TC; 전송 회로
L_S; 센스 래치
SC; 선택 회로
PRE_A; 프리차지 신호
CS1, CS2; 제어 신호들
EN, /EN; 활성 신호 및 반전 활성 신호
TRAN; 전송 신호
LT; 래치 신호
DUMP; 덤프 신호
117; 데이터 입출력 회로
119; 제어 로직 회로
PL; 프리차지 로직

Claims (10)

  1. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    외부 장치로부터 수신되는 쓰기 커맨드에 응답하여, 제1 프리차지 동작 시에 선택된 메모리 블록의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 턴-온 전압을 인가하도록 구성되는 행 디코더 회로; 그리고
    상기 쓰기 커맨드에 응답하여, 상기 제1 프리차지 동작 시에 로드된 데이터에 관계없이 제1 프리차지 회로를 통해 상기 스트링 선택 트랜지스터들에 연결된 비트 라인들에 제1 전압을 인가하고, 그리고 제2 프리차지 동작 시에 상기 로드된 데이터에 따라 제2 프리차지 회로를 통해 상기 비트 라인들의 각각에 상기 제1 전압 및 상기 제1 전압보다 낮은 제2 전압 중 하나의 전압을 인가하도록 구성되는 페이지 버퍼 회로를 포함하고,
    상기 제1 프리차지 동작 시에, 쓰기 데이터가 상기 페이지 버퍼 회로에 로드되는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제2 프리차지 동작 시에, 상기 행 디코더 회로는 상기 스트링 선택 라인들 중 선택된 스트링 선택 라인에 상기 턴-온 전압을 인가하고 그리고 비선택된 스트링 선택 라인에 턴-오프 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 프리차지 회로는, 상기 제1 프리차지 동작 시에 제어 신호에 응답하여 상기 비트 라인들에 전원 전압을 공급하도록 구성되는 복수의 스위치들을 포함하는 불휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 제2 프리차지 회로는, 상기 제2 프리차지 동작 시에 상기 페이지 버퍼 회로에 로드된 데이터의 각 비트의 값에 응답하여 각 비트 라인에 전원 전압 및 접지 전압 중 하나를 인가하도록 구성되는 복수의 스위치들을 포함하는 불휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 페이지 버퍼 회로는,
    상기 비트 라인들에 각각 대응하며 상기 쓰기 데이터가 로드되는 래치들;
    상기 비트 라인들과 전원 노드 사이에 각각 연결되며, 제어 신호에 의해 공통으로 제어되는 제1 트랜지스터들;
    상기 비트 라인들과 상기 전원 노드 사이에 연결되며 상기 래치들에 로드된 값들에 따라 턴-온 또는 턴-오프 되는 제2 트랜지스터들; 그리고
    상기 비트 라인들과 접지 노드 사이에 연결되며 상기 래치들에 로드된 값들에 따라 턴-온 또는 턴-오프 되는 제3 트랜지스터들을 포함하는 불휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 쓰기 커맨드에 응답하여, 상기 페이지 버퍼 회로는 검증 동작 시에 상기 페이지 버퍼 회로에 로드된 데이터에 따라 상기 제2 프리차지 회로를 통해 상기 비트 라인들의 각각에 제3 전압 및 상기 제3 전압보다 낮은 제4 전압 중 하나의 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 외부 장치로부터 수신되는 읽기 커맨드에 응답하여, 상기 페이지 버퍼 회로는 제1 프리차지 동작 시에 상기 제1 프리차지 회로를 통해 상기 비트 라인들에 제3 전압을 인가하고, 그리고 상기 행 디코더 회로는 제1 읽기 동작 시에 상기 선택된 메모리 블록의 메모리 셀들에 연결된 워드 라인들 중 선택된 워드 라인에 제1 읽기 전압을 인가하도록 구성되고,
    상기 읽기 커맨드에 응답하여, 상기 페이지 버퍼 회로는 상기 제1 읽기 동작 시에 상기 비트 라인들의 전압들을 래치하도록 구성되는 불휘발성 메모리 장치.
  8. 제7 항에 있어서,
    상기 읽기 커맨드에 응답하여, 상기 페이지 버퍼 회로는 제2 프리차지 동작 시에 상기 래치된 전압들에 따라 상기 제2 프리차지 회로를 통해 상기 비트 라인들에 제3 전압 또는 상기 제3 전압보다 낮은 제4 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
  9. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    외부 장치로부터 수신되는 쓰기 커맨드에 응답하여, 제1 프로그램 루프 및 제2 프로그램 루프의 제1 프리차지 동작 시에 선택된 메모리 블록의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 턴-온 전압을 인가하도록 구성되는 행 디코더 회로; 그리고
    상기 쓰기 커맨드에 응답하여, 상기 제2 프로그램 루프의 상기 제1 프리차지 동작 시에 로드된 데이터에 관계없이 제1 프리차지 회로를 통해 상기 스트링 선택 트랜지스터들에 연결된 비트 라인들에 제1 전압을 인가하고, 그리고 상기 제2 프로그램 루프의 제2 프리차지 동작 시에 상기 로드된 데이터에 따라 제2 프리차지 회로를 통해 상기 비트 라인들의 각각에 상기 제1 전압 및 상기 제1 전압보다 낮은 제2 전압 중 하나의 전압을 인가하도록 구성되는 페이지 버퍼 회로를 포함하고,
    상기 제1 프로그램 루프의 상기 제1 프리차지 동작 시에 상기 페이지 버퍼 회로는 상기 로드된 데이터에 따라 상기 제2 프리차지 회로를 통해 상기 비트 라인들에 상기 제1 전압 및 상기 제2 전압을 인가하도록 구성되고,
    상기 제1 프로그램 루프 이전에, 쓰기 데이터가 상기 페이지 버퍼 회로에 로드되는 불휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 제1 프로그램 루프가 임계값 만큼 반복된 후에 상기 제2 프로그램 루프가 시작되는 불휘발성 메모리 장치.
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