TWI780987B - 記憶體晶片 - Google Patents

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TWI780987B
TWI780987B TW110143053A TW110143053A TWI780987B TW I780987 B TWI780987 B TW I780987B TW 110143053 A TW110143053 A TW 110143053A TW 110143053 A TW110143053 A TW 110143053A TW I780987 B TWI780987 B TW I780987B
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郭世斌
賴一丞
陳忠宏
楊士賢
王友志
陳國祥
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Abstract

一種記憶體晶片包括第一解碼裝置及記憶體裝置。第一解碼裝置用以產生多個字線信號。記憶體裝置用以至少基於第一資料信號及第二資料信號產生第三資料信號。記憶體裝置包括第一記憶體電路及第二記憶體電路。第一記憶體電路用以在第一期間依據字線信號產生第一資料信號於第一節點。第二記憶體電路用以在第一期間之後的第二期間依據字線信號產生第二資料信號於不同於第一節點的第二節點。

Description

記憶體晶片
本揭示內容是有關於一種記憶體技術，特別是關於一種記憶體晶片。
近距離通訊晶片包含用於儲存資料的記憶體裝置。記憶體裝置可以由薄膜電晶體(thin film transistor，TFT)構成。然而，TFT的源極與汲極之間的阻抗較大、遷移率低。TFT的均勻性(uniformity)不佳並且不適合用於設計放大器。因此，要如何設計出適合TFT元件的記憶體電路架構為本領域重要之課題。
本發明實施例包含一種記憶體晶片。記憶體晶片包括第一解碼裝置及記憶體裝置。第一解碼裝置用以產生多個字線信號。記憶體裝置用以至少基於一第一資料信號及一第二資料信號產生一第三資料信號。記憶體裝置包括第一記憶體電路及第二記憶體電路。第一記憶體電路用以在一第一期間依據字線信號產生第一資料信號於一第一節點。 第二記憶體電路用以在第一期間之後的一第二期間依據字線信號產生第二資料信號於不同於第一節點的一第二節點。
100、200:記憶體晶片
110:通訊裝置
120:整流裝置
130:分頻裝置
140、240:計數裝置
150、160、250、260:解碼裝置
170、270、300、400、700:記憶體裝置
180:編碼裝置
BF11、BF12:緩衝裝置
AC11、VDD、VSS、Q2、Q3、Q5、Q6:電壓信號
N11~N14、N31~N34、N40~N43、N71~N79:節點
C11、C12:電容
CLK、CLKB、DV1、DV1B、C0~C6:時脈信號
EN、ENB、ENB0~ENB3、EN0~EN3、EL2、ELB2:致能信號
W0~W3、WM:字線信號
B0~B7、BN:位元線信號
DT1、DT2、DT31、DT40~DT43:資料信號
271~274、310、410~413、710:記憶體電路
320、420~423、720:控制電路
PL:脈衝信號
T31~T35、T403~T405、T413~T415、T423~T425、T433~T435、T73~T75、Z0~Z7、X00~X03、X10~X13、X20~X23、X30~X33、X40~X43、X50~X53、X60~X63、X70~X73:開關
500、1000、1100:時序圖
P51~P510、Q1~Q15、J1~J9:期間
VL、VH:電壓準位
600A、600B、800、900:邏輯電路
NR60~NR63、IV60~IV63、OR61、ND81~ND84、NR81~NR88、NV81~NV86、IV81~IV86、 AD91~AD94、NR91~NR95、NV91~NV94、IV91~IV94:邏輯元件
712:切割區
第1圖為根據本案之一實施例所繪示之記憶體晶片的示意圖。
第2圖為根據本案之一實施例所繪示之記憶體晶片的示意圖。
第3圖為根據本案之一實施例所繪示之記憶體裝置的示意圖。
第4圖為根據本案之一實施例所繪示之記憶體裝置的示意圖。
第5圖為根據本揭示內容之一實施例中的記憶體裝置依據致能信號進行操作所繪示之時序圖。
第6A圖為根據本案之一實施例所繪示之邏輯電路的示意圖。
第6B圖為根據本案之一實施例所繪示之邏輯電路的示意圖。
第7圖為根據本案之一實施例所繪示之記憶體裝置的示意圖。
第8圖為根據本案之一實施例所繪示之邏輯電路的示意圖。
第9圖為根據本案之一實施例所繪示之邏輯電路的示意圖。
第10圖為根據本揭示內容之一實施例中的記憶體晶片產生資料信號所繪示之時序圖。
第11圖為根據本揭示內容之一實施例中的記憶體晶片產生資料信號所繪示之時序圖。
於本文中，當一元件被稱為「連接」或「耦接」時，可指「電性連接」或「電性耦接」。「連接」或「耦接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本案。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本案所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本案的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地 指示，否則單數形式「一」、「一個」和「該」旨在包括複數形式，包括「至少一個」。「或」表示「及/或」。如本文所使用的，術語「及/或」包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語「包括」及/或「包含」指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。
以下將以圖式揭露本案之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本案。也就是說，在本揭示內容部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖為根據本案之一實施例所繪示之記憶體晶片100的示意圖。在一些實施例中，記憶體晶片100可以實施為近距離通訊(Near Field Communication，NFC)的通訊晶片。請參照第1圖，記憶體晶片100包括通訊裝置110、整流裝置120、分頻裝置130、計數裝置140、解碼裝置150、160、記憶體裝置170、編碼裝置180及緩衝裝置BF11、BF12。
如第1圖所示，通訊裝置110用以接收電壓信號AC11於節點N11及N12。整流裝置120用以接收電壓信號AC11於節點N11及N12，並用以依據電壓信號 AC11分別產生電壓信號VDD及VSS於節點N13及N14。在一些實施例中，電壓信號AC11為交流電源信號，電壓信號VDD及VSS。在一些實施例中，整流裝置120用以將電壓信號AC11轉換為電壓信號VDD及VSS。在一些實施例中，電壓信號VDD的電壓準位高於電壓信號VSS的電壓準位。
在一些實施例中，記憶體晶片100更包括電容C11及C12。如第1圖所示，電容C11用以接收電壓信號AC11於節點N11及N12。電容C12用以接收電壓信號VDD於節點N13，並用以接收電壓信號VSS於節點N14。在一些實施例中，電容C11的電容值大約為三十九皮法(pico-farad)。
如第1圖所示，分頻裝置130用以接收電壓信號AC11於節點N11，並依據電壓信號AC11產生電壓信號Q2、Q3、Q5及Q6。在一些實施例中，電壓信號Q2、Q3、Q5及Q6係實施為時脈信號。在一些實施例中，電壓信號Q6的頻率對應電壓信號AC11的頻率，電壓信號Q5的頻率大約為電壓信號Q6的頻率的一半，電壓信號Q3的頻率大約為電壓信號Q5的頻率的四分之一，電壓信號Q2的頻率大約為電壓信號Q3的頻率的一半。
在一些實施例中，緩衝裝置BF11用以依據電壓信號Q6產生時脈信號DV1，且緩衝裝置BF12用以依據電壓信號Q5產生時脈信號CLK。如第1圖所示，緩衝裝置BF11的輸入端用以接收電壓信號Q6，緩衝裝置BF11 的輸出端用以輸出時脈信號DV1。緩衝裝置BF12的輸入端用以接收電壓信號Q5，緩衝裝置BF12的輸出端用以輸出時脈信號CLK。在一些實施例中，緩衝裝置BF11及BF12的每一者包含一或多個串聯耦接的反相器。在一些實施例中，時脈信號DV1的頻率實質上等同於電壓信號Q6的頻率，且時脈信號CLK的頻率實質上等同於電壓信號Q5的頻率。關於時脈信號CLK及DV1的細節在以下關於第4圖至第11圖的實施例中進一步說明。
如第1圖所示，計數裝置140用以依據時脈信號CLK及CLKB產生時脈信號C0~C6及致能信號EN。在一些實施例中，時脈信號CLKB為時脈信號CLK的互補信號。在一些實施例中，一信號的頻率與該信號互補信號的頻率相等。在一些實施例中，計數裝置140係實施為非同步計數器。關於時脈信號C0~C6、CLKB及致能信號EN的細節在以下關於第4圖至第11圖的實施例中進一步說明。
如第1圖所示，解碼裝置150用以依據時脈信號C3、C4、DV1及DV1B產生字線信號W0~W3。解碼裝置160用以依據時脈信號C0~C2、DV1及DV1B產生位元線信號B0~B7。在一些實施例中，時脈信號DV1B為時脈信號DV1的互補信號。在一些實施例中，解碼裝置150及160係實施為同步解碼器。關於字線信號W0~W3、位元線信號B0~B7及時脈信號DV1B的細節在以下關於第4圖至第11圖的實施例中進一步說明。
如第1圖所示，記憶體裝置170用以依據字線信號W0~W3、位元線信號B0~B7及時脈信號DV1、DV1B、C5、C6、CLKB產生資料信號DT1。
如第1圖所示，編碼裝置180用以依據資料信號DT1、致能信號EN、時脈信號DV1及電壓信號Q2、Q3輸出資料信號DT2。在一些實施例中，編碼裝置180用以依據ISO格式對資料信號DT1進行編碼以產生資料信號DT2。在一些實施例中，編碼裝置180用以傳輸資料信號DT2至通訊裝置110，且通訊裝置110用以傳輸資料信號DT2至外部的設備及/或裝置。
第2圖為根據本案之一實施例所繪示之記憶體晶片200的示意圖。如第2圖所示，記憶體晶片200包括計數裝置240、解碼裝置250、260及記憶體裝置270。請參照第2圖及第1圖，記憶體晶片200係記憶體晶片100的一種實施例。計數裝置240、解碼裝置250、260及記憶體裝置270分別對應計數裝置140、解碼裝置150、160及記憶體裝置170，因此部分細節不再重複說明。在一些實施例中，記憶體晶片200更包括對應通訊裝置110、整流裝置120、分頻裝置130、編碼裝置180及緩衝裝置BF11、BF12的各種裝置。
在一些實施例中，計數裝置240用以提供各種信號，例如第1圖所示之時脈信號C3~C4，至解碼裝置250，並用以提供各種信號，例如第1圖所示之時脈信號C0~C2，至解碼裝置260。解碼裝置250用以產生字線信號 W0~W3。解碼裝置260用以產生位元線信號B0~B7。記憶體裝置270用以依據字線信號W0~W3及位元線信號B0~B7進行操作。
在一些實施例中，記憶體裝置270包含記憶體電路271~274。在一些實施例中，記憶體電路271~274的每一者用以依據字線信號W0~W3及位元線信號B0~B7同步進行操作。在一些實施例中，記憶體電路271~274的每一者用以儲存三十二個位元的資料，其中三十二個位元的數量對應字線信號W0~W3的數量及位元線信號B0~B7的數量相乘的數量。在上述實施例中，記憶體裝置270用以儲存一百二十八個位元的資料。在一些實施例中，記憶體電路271~274的每一者係以動態可程式化唯讀記憶體(Dynamic Programmable Read Only Memory，DPROM)實施。在一些實施例中，記憶體電路271~274的每一者被稱為資料儲存庫(data bank)。
在各種實施例中，記憶體裝置270可以包含各種數量的記憶體電路，並且解碼裝置250用以產生對應數量的字線信號。
在一些先前的作法中，記憶體裝置只包含一個記憶體電路。解碼裝置需要產生大量的字線信號以對記憶體電路進行非同步控制。如此一來，解碼裝置以及用以控制解碼裝置的計數裝置佔據的面積較大，並且可能會產生字線信號的相位重疊時產生的短路電流。
相較於上述的作法，在本發明實施例中，解碼裝置 250以相同的字線信號W0~W3對記憶體電路271~274進行同步控制，使得解碼裝置250及計數裝置240所需的面積較小，並且降低了短路電流。
第3圖為根據本案之一實施例所繪示之記憶體裝置300的示意圖。如第3圖所示，記憶體裝置300包括記憶體電路310及控制電路320。請參照第2圖及第3圖，記憶體裝置300係記憶體裝置270的一種實施例。記憶體電路271~274的每一者可以實施為記憶體電路310，因此部分細節不再重複說明。
如第3圖所示，記憶體電路310及控制電路320耦接於節點N32。在一些實施例中，控制電路320用以依據致能信號ENB及脈衝信號PL調整節點N32的電壓準位，以對記憶體電路310進行控制。記憶體電路310用以依據節點N32的電壓準位啟動或停用，並且在啟動時依據字線信號WM及位元線信號BN產生資料信號DT31。其中字線信號WM及位元線信號BN中的N及M為大於或等於零的整數。請參照第3圖及第1圖，資料信號DT31係資料信號DT1的一種實施例，字線信號WM對應字線信號W0~W3，且位元線信號BN對應位元線信號B0~B7。在一些實施例中，致能信號ENB為致能信號EN的互補信號。
在一些實施例中，記憶體電路310包含開關T31及T32。如第3圖所示，開關T31的控制端用以接收位元線信號BN，開關T31的一端耦接節點N32，開關T31 的另一端耦接節點N31。開關T32的控制端用以接收字線信號WM，開關T32的一端耦接節點N31，開關T32的另一端用以接收電壓信號VSS或接地電壓。
在一些實施例中，控制電路320包含開關T33~T35。如第3圖所示，開關T33的控制端用以接收致能信號ENB，開關T33的一端耦接節點N33，開關T33的另一端用以接收電壓信號VDD或其他具有致能電壓準位的電壓信號。開關T34的控制端用以接收脈衝信號PL，開關T34的一端耦接節點N33，開關T34的另一端耦接節點N32。開關T35的控制端用以接收致能信號ENB，開關T35的一端耦接節點N32，開關T35的另一端用以接收電壓信號VSS或接地電壓。
在一些實施例中，開關T31、T32及T35的類型不同於開關T33及T34的類型。舉例來說，開關T31、T32及T35係實施為N型薄膜電晶體(N-type thin film transistor，NTFT)，且開關T33及T34係實施為P型薄膜電晶體(P-type thin film transistor，PTFT)電晶體。
在一些實施例中，當開關T33依據致能信號ENB導通時，開關T35依據致能信號ENB關閉。當開關T33依據致能信號ENB關閉時，開關T35依據致能信號ENB導通。
在一些實施例中，開關T35導通以將節點N32的電壓準位拉至電壓信號VSS的電壓準位。在節點N32具 有電壓信號VSS的電壓準位時，節點N32及節點N34之間的電壓差實質上等同於零，記憶體電路310不會產生資料信號DT31。換言之，開關T35導通以停用記憶體電路310。
在一些實施例中，開關T33導通以將節點N33的電壓準位拉至電壓信號VDD的電壓準位。在節點N33具有電壓信號VDD的電壓準位時，開關T34可以在導通時對節點N32充電，使得記憶體電路310能夠依據字線信號WM及位元線信號BN產生資料信號DT31。換言之，開關T33導通以啟動記憶體電路310。
在一些先前的作法中，記憶體電路中用以輸出資料信號的節點需要常態性的進行充電，控制電路需要提供較大的電流，使得所需面積較大且容易產生漏電流。
相較於上述的作法，在本發明實施例中，控制電路320藉由致能信號ENB停用或啟動記憶體電路310。記憶體電路310在停用時無電流通過，且在記憶體電路310啟動時，通過節點N32的電流較小。控制電路320藉由脈衝信號PL在適合的時候對節點N32充電。如此一來，記憶體裝置300的所需面積較小且漏電流較少。對應地，資料信號DT31具有較高的信號品質。
第4圖為根據本案之一實施例所繪示之記憶體裝置400的示意圖。請參照第1圖及第4圖，記憶體裝置400係記憶體裝置170的一種實施例。如第4圖所示，記憶體裝置400包括記憶體電路410~413及控制電路 420~423。請參照第2圖及第4圖，記憶體裝置400係記憶體裝置270的一種實施例。記憶體電路410~413分別對應記憶體電路271~274，因此部分細節不再重複說明。
如第4圖所示，記憶體電路410耦接控制電路420於節點N40，記憶體電路411耦接控制電路421於節點N41，記憶體電路412耦接控制電路422於節點N42，記憶體電路413耦接控制電路423於節點N43。在一些實施例中，節點N40~N43彼此電性分離。
在一些實施例中，控制電路420用以依據致能信號ENB0及脈衝信號PL控制記憶體電路410，使得記憶體電路410產生資料信號DT40於節點N40。在一些實施例中，控制電路420包含開關T403~T405。請參照第3圖及第4圖，開關T403~T405的配置方式類似於開關T33~T35的配置方式，且控制電路420依據致能信號ENB0及脈衝信號PL控制記憶體電路410產生資料信號DT40的操作方式類似於控制電路320依據致能信號ENB及脈衝信號PL控制記憶體電路310產生資料信號DT31的操作方式，因此部分細節不再重複說明。
在一些實施例中，控制電路421用以依據致能信號ENB1及脈衝信號PL控制記憶體電路411，使得記憶體電路411產生資料信號DT41於節點N41。在一些實施例中，控制電路421包含開關T413~T415。請參照第3圖及第4圖，開關T413~T415的配置方式類似於開關 T33~T35的配置方式，且控制電路421依據致能信號ENB1及脈衝信號PL控制記憶體電路411產生資料信號DT41的操作方式類似於控制電路320依據致能信號ENB及脈衝信號PL控制記憶體電路310產生資料信號DT31的操作方式，因此部分細節不再重複說明。
在一些實施例中，控制電路422用以依據致能信號ENB2及脈衝信號PL控制記憶體電路412，使得記憶體電路412產生資料信號DT42於節點N42。在一些實施例中，控制電路422包含開關T423~T425。請參照第3圖及第4圖，開關T423~T425的配置方式類似於開關T33~T35的配置方式，且控制電路422依據致能信號ENB2及脈衝信號PL控制記憶體電路412產生資料信號DT42的操作方式類似於控制電路320依據致能信號ENB及脈衝信號PL控制記憶體電路310產生資料信號DT31的操作方式，因此部分細節不再重複說明。
在一些實施例中，控制電路423用以依據致能信號ENB3及脈衝信號PL控制記憶體電路413，使得記憶體電路413產生資料信號DT43於節點N43。在一些實施例中，控制電路423包含開關T433~T435。請參照第3圖及第4圖，開關T433~T435的配置方式類似於開關T33~T35的配置方式，且控制電路423依據致能信號ENB0及脈衝信號PL控制記憶體電路413產生資料信號DT43的操作方式類似於控制電路320依據致能信號ENB及脈衝信號PL控制記憶體電路310產生資料信號 DT31的操作方式，因此部分細節不再重複說明。
請參照第2圖及第4圖，在一些實施例中，記憶體電路410~413的每一者用以依據字線信號W0~W4產生資料信號DT40~DT43的對應一者。在一些實施例中，記憶體電路410~413更用以依據位元線信號B0~B7產生資料信號DT40~DT43。
在一些實施例中，開關T403、T404、T413、T414、T423、T424、T433、T434的類型不同於開關T405、T415、T425、T435的類型。舉例來說，開關T403、T404、T413、T414、T423、T424、T433、T434係實施為PTFT，且開關T405、T415、T425、T435係實施為NTFT。
第5圖為根據本揭示內容之一實施例中的記憶體裝置400依據致能信號ENB0~ENB3進行操作所繪示之時序圖500。如第5圖所示，時序圖500包括依序且連續排列的期間P51~P510。
如第5圖所示，在期間P53，致能信號ENB0具有電壓準位VL，且致能信號ENB1~ENB3具有電壓準位VH。請參照第5圖及第4圖，在期間P53，回應於致能信號ENB0具有電壓準位VL，開關T403導通且開關T405關閉，使得記憶體電路410產生資料信號DT40。在期間P53，回應於致能信號ENB1~ENB3具有電壓準位VH，開關T415、425及435導通且開關T413、423及433關閉，使得記憶體電路411~413被停用。在一些 實施例中，記憶體電路410~413的每一者在被停用時不產生資料信號DT40~DT43的對應一者。
如第5圖所示，在期間P54，致能信號ENB1具有電壓準位VL，且致能信號ENB0、ENB2、ENB3具有電壓準位VH。請參照第5圖及第4圖，在期間P54，回應於致能信號ENB1具有電壓準位VL，開關T413導通且開關T415關閉，使得記憶體電路411產生資料信號DT41。在期間P54，回應於致能信號ENB0、ENB2、ENB3具有電壓準位VH，開關T405、425及435導通且開關T403、423及433關閉，使得記憶體電路410、412及413被停用。
如第5圖所示，在期間P55，致能信號ENB2具有電壓準位VL，且致能信號ENB0、ENB1、ENB3具有電壓準位VH。請參照第5圖及第4圖，在期間P55，回應於致能信號ENB2具有電壓準位VL，開關T423導通且開關T425關閉，使得記憶體電路412產生資料信號DT42。在期間P55，回應於致能信號ENB0、ENB1、ENB3具有電壓準位VH，開關T405、415及435導通且開關T403、413及433關閉，使得記憶體電路410、411及413被停用。
如第5圖所示，在期間P56，致能信號ENB3具有電壓準位VL，且致能信號ENB0~ENB2具有電壓準位VH。請參照第5圖及第4圖，在期間P56，回應於致能信號ENB3具有電壓準位VL，開關T433導通且開關 T435關閉，使得記憶體電路413產生資料信號DT43。在期間P56，回應於致能信號ENB0~ENB2具有電壓準位VH，開關T415、425及405導通且開關T413、423及403關閉，使得記憶體電路410~412被停用。
請參照第2圖至第5圖，在一些實施例中，在期間P53~P56，記憶體電路410~413依序啟動，並在啟動時依據相同的字線信號W0~W3及位元線信號B0~B7依序產生資料信號DT40~DT43。
如第5圖所示，期間P57~P510的操作分別類似於期間P53~P56的操作，且期間P51~P52的操作分別類似於期間P55~P56的操作，因此部分細節不再重複說明。
第6A圖為根據本案之一實施例所繪示之邏輯電路600A的示意圖。請參照第4圖及第6A圖，在一些實施例中，邏輯電路600A包含於記憶體裝置400。請參照第1圖、第4圖及第6A圖，邏輯電路600A用以依據時脈信號C5及C6產生致能信號ENB0~ENB3。
在一些實施例中，邏輯電路600A包括邏輯元件NR60~NR63及IV60~IV63。在一些實施例中，邏輯元件NR60~NR63的每一者係實施為非或(NOR)邏輯閘，且邏輯元件IV60~IV63的每一者係實施為反相器。在一些實施例中，邏輯元件IV60~IV63用以依據時脈信號DV1進行操作。在各種實施例中，邏輯元件NR60~NR63及IV60~IV63可以實施為各種類型的邏輯元件。
如第6A圖所示，邏輯元件NR60的兩個輸入端分別用以接收時脈信號C5及C6，邏輯元件NR60的輸出端用以輸出致能信號EN0。邏輯元件IV60的輸入端用以接收致能信號EN0，邏輯元件IV60的輸出端用以輸出致能信號ENB0。在一些實施例中，致能信號EN0為致能信號ENB0的互補信號。
如第6A圖所示，邏輯元件NR61的兩個輸入端分別用以接收時脈信號C6及CB5，邏輯元件NR61的輸出端用以輸出致能信號EN1。邏輯元件IV61的輸入端用以接收致能信號EN1，邏輯元件IV61的輸出端用以輸出致能信號ENB1。在一些實施例中，致能信號EN1為致能信號ENB1的互補信號，且時脈信號CB5為時脈信號C5的互補信號。
如第6A圖所示，邏輯元件NR62的兩個輸入端分別用以接收時脈信號C5及CB6，邏輯元件NR62的輸出端用以輸出致能信號EN2。邏輯元件IV62的輸入端用以接收致能信號EN2，邏輯元件IV62的輸出端用以輸出致能信號ENB2。在一些實施例中，致能信號EN2為致能信號ENB2的互補信號，且時脈信號CB6為時脈信號C6的互補信號。
如第6A圖所示，邏輯元件NR63的兩個輸入端分別用以接收時脈信號CB5及CB6，邏輯元件NR63的輸出端用以輸出致能信號EN3。邏輯元件IV63的輸入端用以接收致能信號EN3，邏輯元件IV63的輸出端用以輸 出致能信號ENB3。在一些實施例中，致能信號EN3為致能信號ENB3的互補信號。
第6B圖為根據本案之一實施例所繪示之邏輯電路600B的示意圖。請參照第4圖及第6B圖，在一些實施例中，邏輯電路600B包含於記憶體裝置400。請參照第1圖及第6B圖，邏輯電路600B用以依據資料信號DT40~DT43產生資料信號DT1。
在一些實施例中，邏輯電路600B包括邏輯元件OR61。在一些實施例中，邏輯元件OR61係實施為或(OR)邏輯元件。在各種實施例中，邏輯元件OR61可以實施為各種類型的邏輯元件。
第6B圖所示，邏輯元件OR61用以接收資料信號DT40~DT43，並用以對資料信號DT40~DT43進行或(OR)操作以產生資料信號DT1。在一些實施例中，資料信號DT1包含資料信號DT40~DT43的資訊。舉例來說，資料信號DT40~DT43的每一者包含三十二個位元的資訊，資料信號DT1包含對應的一百二十八個位元的資訊。
第7圖為根據本案之一實施例所繪示之記憶體裝置700的示意圖。如第7圖所示，記憶體裝置700包括記憶體電路710及控制電路720。控制電路720用以控制記憶體電路710，使得記憶體電路710產生資料信號DT71於節點N71。請參照第7圖及第3圖，記憶體裝置700係記憶體裝置300的一種實施例。記憶體電路710及控制 電路720產生資料信號DT71的操作對應記憶體電路310及控制電路320產生資料信號DT31的操作，因此部分細節不再重複說明。
在一些實施例中，控制電路720包含開關T73~T75。在一些實施例中，開關T75係實施為NTFT，且開關T73及T74係實施為PTFT。開關T73~T75用以依據致能信號ENB及脈衝信號PL進行操作。請參照第7圖及第3圖，開關T73~T75的配置方式及開關T73~T75依據致能信號ENB及脈衝信號PL的操作類似於開關T33~T35的配置方式及開關T33~T35依據致能信號ENB及脈衝信號PL的操作，因此部分細節不再重複說明。
在一些實施例中，記憶體電路710包含開關Z0~Z7、X00~X03、X10~X13、X20~X23、X30~X33、X40~X43、X50~X53、X60~X63及X70~X73。請參照第7圖及第4圖，記憶體電路710係記憶體電路410~413的每一者的一種實施例。在一些實施例中，記憶體電路410~413的每一者具有類似於記憶體電路710的配置。在上述實施例中，記憶體電路410~413產生資料信號DT40~DT43的操作方式類似於記憶體電路710產生資料信號DT71的操作方式。在一些實施例中，開關Z0~Z7、X00~X03、X10~X13、X20~X23、X30~X33、X40~X43、X50~X53、X60~X63及X70~X73係實施為NTFT。
如第7圖所示，開關Z0~Z7的控制端分別用以接收位元線信號B0~B7。開關Z0~Z7的第一端耦接節點N71，開關Z0~Z7的第二端分別耦接節點N72~N79。
如第7圖所示，開關X00、X10、X20、X30、X40、X50、X60及X70的控制端用以接收字線信號W0，開關X01、X11、X21、X31、X41、X51、X61及X71的控制端用以接收字線信號W1，開關X02、X12、X22、X32、X42、X52、X62及X72的控制端用以接收字線信號W2，開關X03、X13、X23、X33、X43、X53、X63及X73的控制端用以接收字線信號W3。
如第7圖所示，開關X00~X03的第一端耦接節點N79，開關X10~X13的第一端耦接節點N78，開關X20~X23的第一端耦接節點N77，開關X30~X33的第一端耦接節點N76，開關X40~X43的第一端耦接節點N75，開關X50~X53的第一端耦接節點N74，開關X60~X63的第一端耦接節點N73，開關X70~X73的第一端耦接節點N72。開關Z0~Z7、X00~X03、X10~X13、X20~X23、X30~X33、X40~X43、X50~X53、X60~X63及X70~X73的第二端用以接收電壓信號VSS或接地電壓。
在第7圖所示之實施例中，記憶體電路710用以儲存三十二個位元的資料，其中開關X00~X03、X10~X13、X20~X23、X30~X33、X40~X43、X50~X53、X60~X63及X70~X73分別用以讀取一個 對應位元的資料，以產生具有三十二個位元的資料信號DT71。
請參照第7圖及第3圖，對於大於或等於零且小於或等於7的整數i及j，以及大於或等於零且小於或等於3的整數k，開關Zi及Xjk的配置方式及開關Zi及Xjk依據字線信號W0~W3及位元線信號B0~B7產生資料信號DT71的操作類似於開關T31及T32的配置方式及開關T31及T32依據字線信號WM及位元線信號BN產生資料信號DT31的操作，因此部分細節不再重複說明。
在一些實施例中，記憶體電路710更包含切割區712。如第7圖所示，切割區712介於開關Z0~Z7、X00~X03、X10~X13、X20~X23、X30~X33、X40~X43、X50~X53、X60~X63、X70~X73以及提供電壓信號VSS的電壓源之間。在一些實施例中，切割區712包含用以進行雷射切割的匯流排線(bus line)。
第8圖為根據本案之一實施例所繪示之邏輯電路800的示意圖。請參照第1圖及第8圖，在一些實施例中，邏輯電路800包含於解碼裝置160。如第8圖所示，邏輯電路800用以依據時脈信號C0~C2及CB0~CB2產生位元線信號B0~B7。在一些實施例中，時脈信號CB0~CB2分別為時脈信號C0~C2的互補信號。
在一些實施例中，邏輯電路800包含邏輯元件ND81~ND84、NR81~NR88、NV81~NV86及IV81~IV86。在一些實施例中，邏輯元件ND81~ND84 的每一者係實施為非與(NAND)邏輯閘，邏輯元件NR81~NR88的每一者係實施為非或(NOR)邏輯閘，且邏輯元件NV81~NV86及IV81~IV86的每一者係實施為反相器。在一些實施例中，IV81~IV86的每一者用以依據時脈信號DV1進行操作。
如第8圖所示，邏輯元件IV81的輸入端用以接收時脈信號CB2，邏輯元件IV81的輸出端耦接邏輯元件NV81的輸入端。邏輯元件NV81的輸出端用以輸出致能信號EL2。邏輯元件IV82的輸入端用以接收時脈信號C2，邏輯元件IV82的輸出端耦接邏輯元件NV82的輸入端。邏輯元件NV82的輸出端用以輸出致能信號ELB2。
如第8圖所示，邏輯元件ND81的兩個輸入端分別用以接收時脈信號C1及C0，邏輯元件ND81的輸出端耦接邏輯元件IV83的輸入端。邏輯元件IV83的輸出端耦接邏輯元件NV83的輸入端。邏輯元件NR81的一輸入端用以接收致能信號EL2，邏輯元件NR81的另一輸入端耦接邏輯元件NV83的輸出端，邏輯元件NR81的輸出端用以輸出位元線信號B0。邏輯元件NR82的一輸入端用以接收致能信號ELB2，邏輯元件NR82的另一輸入端耦接邏輯元件NV83的輸出端，邏輯元件NR82的輸出端用以輸出位元線信號B4。
如第8圖所示，邏輯元件ND82的兩個輸入端分別用以接收時脈信號C1及CB0，邏輯元件ND82的輸出端耦接邏輯元件IV84的輸入端。邏輯元件IV84的輸出 端耦接邏輯元件NV84的輸入端。邏輯元件NR83的一輸入端用以接收致能信號EL2，邏輯元件NR83的另一輸入端耦接邏輯元件NV84的輸出端，邏輯元件NR83的輸出端用以輸出位元線信號B1。邏輯元件NR84的一輸入端用以接收致能信號ELB2，邏輯元件NR84的另一輸入端耦接邏輯元件NV84的輸出端，邏輯元件NR84的輸出端用以輸出位元線信號B5。
如第8圖所示，邏輯元件ND83的兩個輸入端分別用以接收時脈信號CB1及C0，邏輯元件ND83的輸出端耦接邏輯元件IV85的輸入端。邏輯元件IV85的輸出端耦接邏輯元件NV85的輸入端。邏輯元件NR85的一輸入端用以接收致能信號EL2，邏輯元件NR85的另一輸入端耦接邏輯元件NV85的輸出端，邏輯元件NR85的輸出端用以輸出位元線信號B2。邏輯元件NR86的一輸入端用以接收致能信號ELB2，邏輯元件NR86的另一輸入端耦接邏輯元件NV85的輸出端，邏輯元件NR86的輸出端用以輸出位元線信號B6。
如第8圖所示，邏輯元件ND84的兩個輸入端分別用以接收時脈信號CB1及CB0，邏輯元件ND84的輸出端耦接邏輯元件IV86的輸入端。邏輯元件IV86的輸出端耦接邏輯元件NV86的輸入端。邏輯元件NR87的一輸入端用以接收致能信號EL2，邏輯元件NR87的另一輸入端耦接邏輯元件NV86的輸出端，邏輯元件NR87的輸出端用以輸出位元線信號B3。邏輯元件NR88的一輸入 端用以接收致能信號ELB2，邏輯元件NR88的另一輸入端耦接邏輯元件NV86的輸出端，邏輯元件NR88的輸出端用以輸出位元線信號B7。
第9圖為根據本案之一實施例所繪示之邏輯電路900的示意圖。請參照第1圖及第9圖，在一些實施例中，邏輯電路900包含於解碼裝置150。如第9圖所示，邏輯電路900用以依據時脈信號CLKB及DV1B產生脈衝信號PL，用以依據脈衝信號PL、時脈信號C3~C4及CB3~CB4產生字線信號W0~W3。在一些實施例中，時脈信號CB3~CB4分別為時脈信號C3~C4的互補信號。
在一些實施例中，邏輯電路900包含邏輯元件AD91~AD94、NR91~NR95、NV91~NV94及IV91~IV94。在一些實施例中，邏輯元件AD91~AD94的每一者係實施為與(AND)邏輯閘，邏輯元件NR91~NR95的每一者係實施為非或(NOR)邏輯閘，且邏輯元件NV91~NV94及IV91~IV94的每一者係實施為反相器。在一些實施例中，IV91~IV94的每一者用以依據時脈信號DV1進行操作。
如第9圖所示，邏輯元件NR91的兩個輸入端分別用以接收時脈信號CLKB及DV1B，邏輯元件NR91的輸出端用以輸出脈衝信號PL。
如第9圖所示，邏輯元件NR92的兩個輸入端分別用以接收時脈信號C3及C4，邏輯元件NR92的輸出端耦接邏輯元件IV91的輸入端。邏輯元件IV91的輸出端 耦接邏輯元件NV91的輸入端。邏輯元件AD91的一輸入端耦接邏輯元件NV91的輸出端，邏輯元件AD91的另一輸入端用以接收脈衝信號PL，邏輯元件AD91的輸出端用以輸出字線信號W0。
如第9圖所示，邏輯元件NR93的兩個輸入端分別用以接收時脈信號CB3及C4，邏輯元件NR93的輸出端耦接邏輯元件IV92的輸入端。邏輯元件IV92的輸出端耦接邏輯元件NV92的輸入端。邏輯元件AD92的一輸入端耦接邏輯元件NV92的輸出端，邏輯元件AD92的另一輸入端用以接收脈衝信號PL，邏輯元件AD92的輸出端用以輸出字線信號W1。
如第9圖所示，邏輯元件NR94的兩個輸入端分別用以接收時脈信號C3及CB4，邏輯元件NR94的輸出端耦接邏輯元件IV93的輸入端。邏輯元件IV93的輸出端耦接邏輯元件NV93的輸入端。邏輯元件AD93的一輸入端耦接邏輯元件NV93的輸出端，邏輯元件AD93的另一輸入端用以接收脈衝信號PL，邏輯元件AD93的輸出端用以輸出字線信號W2。
如第9圖所示，邏輯元件NR95的兩個輸入端分別用以接收時脈信號CB3及CB4，邏輯元件NR95的輸出端耦接邏輯元件IV94的輸入端。邏輯元件IV94的輸出端耦接邏輯元件NV94的輸入端。邏輯元件AD94的一輸入端耦接邏輯元件NV94的輸出端，邏輯元件AD94的另一輸入端用以接收脈衝信號PL，邏輯元件AD94的輸 出端用以輸出字線信號W3。
第10圖為根據本揭示內容之一實施例中的記憶體晶片100產生資料信號DT1所繪示之時序圖1000。如第10圖所示，時序圖1000包括依序且連續排列的期間Q1~Q15。請參照第1圖、第4圖及第7圖，在第10圖所示的實施例中，記憶體裝置170可以實施為記憶體裝置400及/或記憶體裝置700，以依據時序圖1000進行操作。
請參照第5圖及第10圖，期間P53對應期間Q1~Q15。在一些實施例中，在期間Q1~Q15，致能信號ENB0具有電壓準位VL，且致能信號ENB1~ENB3具有電壓準位VH。對應地，請參照第4圖、第5圖及第10圖，在期間Q1~Q15，記憶體電路410產生資料信號DT40於節點N40，且記憶體電路411~413被停用。
如第10圖所示，在期間Q1，時脈信號CLK、C0~C2及DV1具有電壓準位VL，使得脈衝信號PL具有電壓準位VH，位元線信號B7及字線信號W0具有電壓準位VL。
請參照第10圖及第7圖，在期間Q1，開關Z7依據位元線信號B7關閉，開關X70依據字線信號W0關閉，且開關T74依據脈衝信號PL關閉。
如第10圖所示，在期間Q2，時脈信號CLK及C0~C2具有電壓準位VL，時脈信號DV1具有電壓準位VH，使得脈衝信號PL具有電壓準位VL，位元線信號B7 具有電壓準位VH，且字線信號W0具有電壓準位VL。
請參照第10圖及第7圖，在期間Q2，開關Z7依據位元線信號B7導通，開關X70依據字線信號W0關閉，開關T74依據脈衝信號PL導通，且開關T73依據致能信號ENB導通。此時開關T73及T74將電壓信號VDD提供至節點N71以對節點N71充電，使得資料信號DT71被拉至電壓準位VH。對應地，包含資料信號DT71的資訊的資料信號DT1具有電壓準位VH。在一些實施例中，期間Q2被稱為充電期間。
如第10圖所示，在期間Q3，時脈信號C0~C2及DV1具有電壓準位VL，時脈信號CLK具有電壓準位VH，使得脈衝信號PL具有電壓準位VH，位元線信號B7具有電壓準位VH，且字線信號W0具有電壓準位VH。
請參照第10圖及第7圖，在期間Q3，開關Z7依據位元線信號B7導通，開關X70依據字線信號W0導通，開關T74依據脈衝信號PL關閉，且開關T73依據致能信號ENB導通。此時節點N71經由開關Z7及X70放電以產生資料信號DT71。
在第10圖所示之實施例中，開關Z7及X70所對應的位元具有第一邏輯值(例如邏輯值1)，使得資料信號DT71在期間Q3具有電壓準位VH。對應地，包含資料信號DT71的資訊的資料信號DT1具有電壓準位VH。
如第10圖所示，在期間Q4，時脈信號C0~C2具有電壓準位VL，時脈信號CLK及DV1具有電壓準位 VH，使得脈衝信號PL具有電壓準位VH，位元線信號B7具有電壓準位VH，且字線信號W0具有電壓準位VH。
請參照第10圖及第7圖，在期間Q4，開關Z7依據位元線信號B7導通，開關X70依據字線信號W0導通，開關T74依據脈衝信號PL關閉，且開關T73依據致能信號ENB導通。此時節點N71經由開關Z7及X70放電以產生資料信號DT71。
在第10圖所示之實施例中，開關Z7及X70所對應的位元具有第一邏輯值，使得資料信號DT71在期間Q4具有電壓準位VH。對應地，包含資料信號DT71的資訊的資料信號DT1具有電壓準位VH。
如第10圖所示，在期間Q5，時脈信號CLK、C1~C2及DV1具有電壓準位VL，時脈信號C0具有電壓準位VH，使得脈衝信號PL具有電壓準位VH，位元線信號B7具有電壓準位VH，且字線信號W0具有電壓準位VH。
請參照第10圖及第7圖，在期間Q5，開關Z7依據位元線信號B7導通，開關X70依據字線信號W0導通，開關T74依據脈衝信號PL關閉，且開關T73依據致能信號ENB導通。此時節點N71經由開關Z7及X70放電以產生資料信號DT71。在一些實施例中，期間Q3~Q5被稱為放電期間。
在第10圖所示之實施例中，開關Z7及X70所對應的位元具有第一邏輯值，使得資料信號DT71在期間Q5 具有電壓準位VH。對應地，包含資料信號DT71的資訊的資料信號DT1具有電壓準位VH。
如第10圖所示，在期間Q6，時脈信號CLK及C1~C2具有電壓準位VL，時脈信號C0及DV1具有電壓準位VH，使得脈衝信號PL、位元線信號B7及字線信號W0具有電壓準位VL，位元線信號B6具有電壓準位VH。
請參照第10圖及第7圖，在期間Q6，開關Z7依據位元線信號B7關閉，開關Z6依據位元線信號B6導通，開關X60依據字線信號W0關閉，開關T74依據脈衝信號PL導通，且開關T73依據致能信號ENB導通。此時開關T73及T74將電壓信號VDD提供至節點N71以對節點N71充電，使得資料信號DT71被拉至電壓準位VH。對應地，包含資料信號DT71的資訊的資料信號DT1具有電壓準位VH。在一些實施例中，期間Q6被稱為充電期間。
請參照第10圖及第7圖，在期間Q7，脈衝信號PL具有電壓準位VH，位元線信號B6具有電壓準位VH，且字線信號W0具有電壓準位VH，使得開關Z6依據位元線信號B6導通，開關X60依據字線信號W0導通，開關T74依據脈衝信號PL關閉，且開關T73依據致能信號ENB導通。此時節點N71經由開關Z6及X60放電以產生資料信號DT71及對應的資料信號DT1。
在一些實施例中，記憶體裝置700在期間Q7依 據脈衝信號PL、位元線信號B6及字線信號W0通過開關Z6及X60放電以產生資料信號DT71之操作類似於記憶體裝置700在期間Q3~Q5依據脈衝信號PL、位元線信號B7及字線信號W0通過開關Z7及X70放電以產生資料信號DT71之操作，因此部分細節不再重複說明。
如第10圖所示，在期間Q8，位元線信號B7及B6具有電壓準位VL，且位元線信號B5具有電壓準位VH。在一些實施例中，記憶體裝置700在期間Q8依據脈衝信號PL、位元線信號B5及字線信號W0對節點N71充電，並且通過開關Z5及X50放電以產生資料信號DT71之操作類似於記憶體裝置700在期間Q2~Q5依據脈衝信號PL、位元線信號B7及字線信號W0對節點N71充電，並且通過開關Z7及X70放電以產生資料信號DT71之操作，因此部分細節不再重複說明。
如第10圖所示，位元線信號B4~B0分別在期間Q9~Q13具有電壓準位VH。節點N71在期間Q9~Q13分別通過開關Z4~Z0放電以產生資料信號DT71。記憶體裝置700在期間Q9對應位元線信號B4之操作、在期間Q10對應位元線信號B3之操作、在期間Q11對應位元線信號B2之操作、在期間Q12對應位元線信號B1之操作及在期間Q13對應位元線信號B0之操作的每一者類似於記憶體裝置700在期間Q2~Q5對應位元線信號B7之操作，因此部分細節不再重複說明。
在第10圖所示之實施例中，在期間Q11~Q13， 開關X20、X10及X00所對應的位元具有第二邏輯值(例如邏輯值0)，使得資料信號DT1在期間Q11~Q13對應字線信號W0具有電壓準位VH時具有電壓準位VL。
請參照第10圖及第7圖，在期間Q1~Q13，用以接收字線信號W0的開關X70、X60、X50、X40、X30、X20、X10及X00依序產生資料信號DT71。在第10圖所示之實施例中，對應開關X70、X60、X50、X40、X30、X20、X10及X00的八個位元的邏輯值依序為1、1、1、1、1、0、0及0。
如第10圖所示，在期間Q14，字線信號W0具有電壓準位VL，且字線信號W1(第10圖中未示出)及位元線信號B7具有電壓準位VH。請參照第10圖及第7圖，在期間Q14，開關Z7依據位元線信號B7導通，開關X71依據字線信號W1導通。此時節點N71經由開關Z7及X71放電以產生資料信號DT71。
如第10圖所示，在期間Q15，字線信號W0具有電壓準位VL，且字線信號W1(第10圖中未示出)及位元線信號B6具有電壓準位VH。請參照第10圖及第7圖，在期間Q15，開關Z6依據位元線信號B6導通，開關X61依據字線信號W1導通。此時節點N71經由開關Z6及X61放電以產生資料信號DT71。
在一些實施例中，記憶體裝置700在期間Q14對應位元線信號B7及字線信號W1之操作，以及在期間Q15對應位元線信號B6及字線信號W1之操作的每一者類似 於記憶體裝置700在期間Q2~Q5對應位元線信號B7及字線信號W0之操作，因此部分細節不再重複說明。
在一些實施例中，期間Q1~Q4的時間長度大約為十萬六千分之一秒。在一些實施例中，時脈信號DV1的頻率大約為兩百一十二千赫茲(kHz)。
第11圖為根據本揭示內容之一實施例中的記憶體晶片100產生資料信號DT1所繪示之時序圖1100。如第11圖所示，時序圖1100包括依序且連續排列的期間J1~J9。請參照第1圖、第4圖、第6B圖，在第11圖所示的實施例中，記憶體裝置170可以實施為記憶體裝置400及/或記憶體裝置700，並且可以包含邏輯電路600B，以依照時序圖1100進行操作。
如第11圖所示，在期間J1，時脈信號C3~C6具有電壓準位VL，使得字線信號W0及致能信號ENB1~ENB3具有電壓準位VH，且字線信號W1~W3及致能信號ENB0具有電壓準位VL。
請參照第11圖及第7圖，在期間J1，開關X00、X10、X20、X30、X40、X50、X60及X70依據字線信號W0導通，使得記憶體裝置700產生對應開關X00、X10、X20、X30、X40、X50、X60及X70的位元的資料信號DT71。
類似地，請參照第11圖及第4圖，在期間J1，控制電路420依據致能信號ENB0啟動記憶體電路410，使得記憶體電路410依據字線信號W0產生對應字線信號 W0的資料信號DT40。此時控制電路421~423依據致能信號ENB1~ENB3停用記憶體電路411~413，使得節點N41~N43具有電壓準位VL。
如第11圖所示，在期間J2，時脈信號C4~C6具有電壓準位VL，時脈信號C3具有電壓準位VH，使得字線信號W1及致能信號ENB1~ENB3具有電壓準位VH，且字線信號W0、W2~W3及致能信號ENB0具有電壓準位VL。
請參照第11圖及第7圖，在期間J2，開關X01、X11、X21、X31、X41、X51、X61及X71依據字線信號W1導通，使得記憶體裝置700產生對應開關X01、X11、X21、X31、X41、X51、X61及X71的位元的資料信號DT71。
類似地，請參照第11圖及第4圖，在期間J2，控制電路420依據致能信號ENB0啟動記憶體電路410，使得記憶體電路410依據字線信號W1產生對應字線信號W1的資料信號DT40。此時控制電路421~423依據致能信號ENB1~ENB3停用記憶體電路411~413，使得節點N41~N43具有電壓準位VL。
請參照第11圖及第10圖，期間J1對應期間Q1~Q13，且期間J2對應期間Q14~Q15。在一些實施例中，記憶體電路410在期間J1及期間Q1~Q13依據字線信號W0進行操作，且在期間J2及期間Q14~Q15依據字線信號W1進行操作。
在一些實施例中，期間J1的時間長度大約等於期間Q1~Q13的時間長度。如第11圖及第10圖所示，時脈信號DV1的頻率大約為時脈信號CLK的頻率的兩倍，時脈信號CLK的頻率大約為時脈信號C0的頻率的兩倍，時脈信號C0的頻率大約為時脈信號C1的頻率的兩倍，時脈信號C1的頻率大約為時脈信號C2的頻率的兩倍，時脈信號C2的頻率大約為時脈信號C3的頻率的兩倍，時脈信號C3的頻率大約為時脈信號C4的頻率的兩倍，時脈信號C4的頻率大約為時脈信號C5的頻率的兩倍，且時脈信號C5的頻率大約為時脈信號C6的頻率的兩倍。
如第11圖所示，在期間J3，時脈信號C3、C5~C6具有電壓準位VL，時脈信號C4具有電壓準位VH，使得字線信號W2及致能信號ENB1~ENB3具有電壓準位VH，且字線信號W0、W1、W3及致能信號ENB0具有電壓準位VL。
請參照第11圖及第7圖，在期間J3，開關X02、X12、X22、X32、X42、X52、X62及X72依據字線信號W2導通，使得記憶體裝置700產生對應開關X02、X12、X22、X32、X42、X52、X62及X72的位元的資料信號DT71。
類似地，請參照第11圖及第4圖，在期間J3，控制電路420依據致能信號ENB0啟動記憶體電路410，使得記憶體電路410依據字線信號W2產生對應字線信號W2的資料信號DT40。此時控制電路421~423依據致能 信號ENB1~ENB3停用記憶體電路411~413，使得節點N41~N43具有電壓準位VL。
如第11圖所示，在期間J4，時脈信號C5及C6具有電壓準位VL，時脈信號C3及C4具有電壓準位VH，使得字線信號W3及致能信號ENB1~ENB3具有電壓準位VH，且字線信號W0、W1、W2及致能信號ENB0具有電壓準位VL。
請參照第11圖及第7圖，在期間J4，開關X03、X13、X23、X33、X43、X53、X63及X73依據字線信號W3導通，使得記憶體裝置700產生對應開關X03、X13、X23、X33、X43、X53、X63及X73的位元的資料信號DT71。
類似地，請參照第11圖及第4圖，在期間J4，控制電路420依據致能信號ENB0啟動記憶體電路410，使得記憶體電路410依據字線信號W3產生對應字線信號W3的資料信號DT40。此時控制電路421~423依據致能信號ENB1~ENB3停用記憶體電路411~413，使得節點N41~N43具有電壓準位VL。
如第11圖所示，在期間J5，時脈信號C4、C3及C6具有電壓準位VL，時脈信號C5具有電壓準位VH，使得字線信號W0及致能信號ENB0、ENB2、ENB3具有電壓準位VH，且字線信號W3、W1、W2及致能信號ENB1具有電壓準位VL。
請參照第11圖及第7圖，在期間J5，開關X00、 X10、X20、X30、X40、X50、X60及X70依據字線信號W0導通，使得記憶體裝置700產生對應開關X00、X10、X20、X30、X40、X50、X60及X70的位元的資料信號DT71。
類似地，請參照第11圖及第4圖，在期間J5，控制電路421依據致能信號ENB1啟動記憶體電路411，使得記憶體電路411依據字線信號W0產生對應字線信號W0的資料信號DT41。此時控制電路420、422、423依據致能信號ENB0、ENB2及ENB3停用記憶體電路410、412及413，使得節點N40、N42及N43具有電壓準位VL。
在期間J6，致能信號ENB1具有電壓準位VL，記憶體電路411依序依據字線信號W1~W3產生對應字線信號W1~W3的資料信號DT41。記憶體電路411在期間J6依據致能信號ENB1及字線信號W1~W3產生資料信號DT41之操作類似於記憶體電路410在期間J2~J4依據致能信號ENB0及字線信號W1~W3產生資料信號DT40之操作，因此部分細節不再重複說明。
在期間J7，致能信號ENB2具有電壓準位VL，記憶體電路412依序依據字線信號W0~W3產生對應字線信號W0~W3的資料信號DT42。記憶體電路412在期間J7依據致能信號ENB2及字線信號W0~W3產生資料信號DT42之操作類似於記憶體電路410在期間J1~J4依據致能信號ENB0及字線信號W0~W3產生資料信號 DT40之操作，因此部分細節不再重複說明。
在期間J8，致能信號ENB3具有電壓準位VL，記憶體電路413依序依據字線信號W0~W3產生對應字線信號W0~W3的資料信號DT43。記憶體電路413在期間J8依據致能信號ENB3及字線信號W0~W3產生資料信號DT43之操作類似於記憶體電路410在期間J1~J4依據致能信號ENB0及字線信號W0~W3產生資料信號DT40之操作，因此部分細節不再重複說明。
在期間J9，致能信號ENB0具有電壓準位VL，記憶體電路410依序依據字線信號W0~W3產生對應字線信號W0~W3的資料信號DT40。記憶體電路410在期間J9依據致能信號ENB0及字線信號W0~W3產生資料信號DT40之操作類似於記憶體電路410在期間J1~J4依據致能信號ENB0及字線信號W0~W3產生資料信號DT40之操作，因此部分細節不再重複說明。
請參照第11圖及第5圖，期間J1~J4對應期間P53，期間J5~J6對應期間P54，期間J7對應期間P55，期間J8對應期間P56，且期間J9對應期間P57。
如第11圖所示，在期間J1~J8，記憶體電路410~413依序產生資料信號DT40~DT43。請參照第11圖及第6B圖，邏輯電路600B用以在期間J1~J8將資料信號DT40~DT43組合在一起以產生資料信號DT1。
本揭示內容前述各種控制時序及電路配置係用於說明，其他各種控制時序及電路配置都在本揭示內容思及 的範圍中。
綜上所述，在本發明實施例中，記憶體晶片依據時脈信號C0~C6控制記憶體裝置170，使得記憶體裝置170中的多個記憶體電路410~413依據相同的字線信號W0~W3依序產生多個資料信號DT40~DT43。如此一來，記憶體裝置170所需電流較低，且產生字線信號W0~W3的解碼裝置150的所需面積較小。在一些實施例中，記憶體裝置170適用於低溫多晶矽(low temperature poly silicon)製程。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
400:記憶體裝置
VDD、VSS:電壓信號
N40~N43:節點
ENB0~ENB3:致能信號
W0~W3:字線信號
B0~B7:位元線信號
DT40~DT43:資料信號
410~413:記憶體電路
420~423:控制電路
PL:脈衝信號
T403~T405、T413~T415、T423~T425、T433~T435:開關

Claims (11)

  1. 一種記憶體晶片，包括：一第一解碼裝置，用以產生複數個字線信號；以及一記憶體裝置，用以至少基於一第一資料信號及一第二資料信號產生一第三資料信號，該記憶體裝置包括：一第一記憶體電路，用以在一第一期間依據該些字線信號產生該第一資料信號於一第一節點；一第二記憶體電路，用以在該第一期間之後的一第二期間依據該些字線信號產生該第二資料信號於不同於該第一節點的一第二節點；以及一第一控制電路，耦接該第一節點，並用以在該第一期間中的一第三期間依據一脈衝信號對該第一節點充電，其中該脈衝信號在該第三期間具有一第一電壓準位，並且在該第一期間中的一第四期間具有不同於該第一電壓準位的一第二電壓準位。
  2. 如請求項1所述之記憶體晶片，其中該第一控制電路更用以依據一第一致能信號控制該第一記憶體電路，且該記憶體裝置更包括：一第二控制電路，耦接該第二節點，並用以依據一第二致能信號及該脈衝信號控制該第二記憶體電路，其中該第一致能信號在該第一期間具有該第一電壓準位，並且在該第二期間具有該第二電壓準位，以及該第二致能信號在該第二期間具有該第一電壓準位，並 且在該第一期間具有該第二電壓準位。
  3. 如請求項2所述之記憶體晶片，其中該第一控制電路包括：一第一開關，該第一開關的一控制端用以接收該第一致能信號，該第一開關的一第一端耦接該第一節點；一第二開關，該第二開關的一控制端用以接收該脈衝信號，該第二開關的一第一端耦接該第一節點；以及一第三開關，該第三開關的一控制端用以接收該第一致能信號，該第三開關的一第一端耦接該第二開關的一第二端，其中該第一開關的一類型不同於該第二開關及該第三開關的一類型。
  4. 如請求項3所述之記憶體晶片，其中該第二控制電路包括：一第四開關，該第四開關的一控制端用以接收該第二致能信號，該第四開關的一第一端耦接該第二節點；一第五開關，該第五開關的一控制端用以接收該脈衝信號，該第五開關的一第一端耦接該第二節點；以及一第六開關，該第六開關的一控制端用以接收該第二致能信號，該第六開關的一第一端耦接該第五開關的一第二端。
  5. 如請求項2所述之記憶體晶片，其中該第一解碼裝置更包括：一邏輯電路，用以進行複數個邏輯操作以至少依據該脈衝信號產生該些字線信號。
  6. 如請求項1所述之記憶體晶片，其中該第一記憶體電路在該第二期間不產生該第一資料信號於該第一節點，以及該第二記憶體電路在該第一期間不產生該第二資料信號於該第二節點。
  7. 如請求項1所述之記憶體晶片，其中該第三期間及該第四期間在該第一期間中依序且連續排列。
  8. 如請求項7所述之記憶體晶片，更包括：一第二解碼裝置，用以產生複數個位元線信號，其中該第一記憶體電路及該第二記憶體電路更用以依據該些位元線信號產生該第一資料信號及該第二資料信號，該些位元線信號中的一第一位元線信號在該第三期間及該第四期間具有該第二電壓準位，以及該些字線信號中的一第一字線信號在該第三期間具有該第一電壓準位，並且在該第四期間具有該第二電壓準 位。
  9. 如請求項8所述之記憶體晶片，其中該第一記憶體電路包括：一第一開關，該第一開關的一控制端用以接收該第一位元線信號，該第一開關的一第一端耦接該第一節點；以及一第二開關，該第二開關的一控制端用以接收該第一字線信號，該第二開關的一第一端耦接該第一開關的一第二端。
  10. 如請求項1所述之記憶體晶片，其中該記憶體裝置更包括：一第三記憶體電路，用以在該第二期間之後的一第五期間依據該些字線信號產生一第四資料信號於不同於該第一節點及該第二節點的一第三節點，其中該記憶體裝置更用以基於該第四資料信號產生該第三資料信號。
  11. 如請求項10所述之記憶體晶片，其中該記憶體裝置更包括：一第四記憶體電路，用以在該第五期間之後的一第六期間依據該些字線信號產生一第五資料信號於不同於該第一節點、該第二節點及該第三節點的一第四節點， 其中該記憶體裝置更用以基於該第五資料信號產生該第三資料信號。
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