CN100562942C - 半导体存储装置 - Google Patents

Abstract

一种半导体存储装置，其具有用于储存数据的多个存储库和作为数据I/O端的多个端口，包含：用于流过与所述数据对应的显现电流的多个全局数据总线；响应输入指令，用于在多个存储库和多个全局数据总线之间传输数据的多个第一收发器；每一个都用于选择性地将多个全局数据总线中的一个连接到多个第一收发器中的对应一个的多个第一开关块；响应输入指令，用于在多个端口和多个全局数据总线之间传输数据的多个第二收发器；及每一个都用于选择性地将多个全局数据总线中的一个连接到多个第二收发器中的对应一个的多个第二开关块，其中，响应显现电流的数据总线电压的变动范围窄于电源电压和地之间的差值。

Description

半导体存储装置

发明领域

本发明涉及一种半导体存储装置；具体地，涉及用于检索储存在半导体存储装置的存储库中的数据的设备和方法。

背景技术

一般而言，总线被定义为在系统或装置内部的一些功能块之间的数据路径。而且，半导体存储装置具有两种总线，即局部数据总线和全局数据总线。局部数据总线用在核心区域，如存储库之内，而全局数据总线用作将自数据I/O端口输入的数据传送到核心区域，或将自核心区域输出的数据传送到数据I/O端口的路径。

图1为传统半导体存储装置的数据路径的框图。

如图所示，传统半导体存储装置包含端口14、存储库16、全局数据总线GIO、第一收发器10和第二收发器20。全局数据总线GIO位于端口14和存储库16之间。第一收发器10耦合于端口14和全局数据总线GIO之间，而另一个则耦合于存储库16和全局数据总线GIO之间。

各收发器，如10和20，都具有发送器和接收器。即，第一收发器10包含用于将自端口14输入的数据加载到全局数据总线GIO的第一发送器QTx，和用于将全局数据总线GIO的加载数据传送到端口14的第一接收器QRx。此外，第二收发器20包含用于将自存储库16输出的数据加载到全局数据总线GIO的第二发送器Tx，和用于将全局数据总线GIO的加载数据传送到存储库16的第二接收器Rx。

图2为示于图1的第二发送器Tx和第一接收器QRx的示意图。

如图所示，第二发送器22(Tx)包含两个MOS晶体管。其中之一的MP是具有栅极、漏极和源极的上拉PMOS晶体管：其中，栅极接收来自存储库16的第一输出数据信号aaa；漏极被提供核心电压源VCC；且源极连接到全局数据总线GIO。另一个的MN为具有栅极、漏极和源极的下拉NMOS晶体管：其中，栅极接收自存储库16的第二输出数据信号bbb；漏极被提供接地VSS；及源极连接到全局数据总线GIO和上拉PMOS晶体管MP的源极。此外，第一接收器14(QRx)由一个CMOS反相器INV构成。

再者，就结构而言，第一发送器QTx和第二发送器22相同，而第二接收器Rx和第一接收器14相同。

若第一和第二数据信号aaa和bbb为逻辑低电平，则第二发送器22的上拉晶体管MP导通。因此，全局数据总线GIO被提供逻辑高电平。接着，第一接收器14将全局数据总线GIO的逻辑高电平电压反相，输出反相信号，即逻辑低电平电压，作为数据信号ccc。

相较之下，若第一和第二数据信号aaa和bbb为逻辑高电平，则第二发送器22的下拉晶体管MN导通。因此，全局数据总线GIO被提供逻辑低电平。接着，第一接收器14将全局数据总线GIO的逻辑低电平电压反相，输出反相信号，即逻辑高电平电压，作为数据信号ccc。

这里，若第一数据信号aaa为逻辑低电平，而第二数据信号bbb为逻辑高电平，则第二发送器22的输出端为高阻抗(Hi-Z)。但是，当第一数据信号aaa为逻辑高电平，而第二数据信号bbb为逻辑低电平时，则第二发送器22被禁止。

如上所述，上述的操作被应用到第一收发器10的第一发送器QTx和第二收发器20的第二接收器Rx。

典型地，为了增加带宽，全局数据总线GIO包括许多总线。例如，在具有最大带宽的半导体存储装置的双数据率II动态随机存储器中(以下简称DDR2DRAM)，全局数据总线包含64条总线。

在包含于全局总线中的总线数等于或小于64的情况下，虽然通过全局总线的数据的电压电平在接地和核心电压源VCC之间进行变化，即数据的变动范围很宽，但是电流消耗不是关键问题。换言之，电流消耗不是严重地大。

但是，若包含于全局总线中的总线数超过64，如总线数等于128，256或512，则因为数据的变动范围很宽，所以电流消耗会快速地增加。

图3为包含在传统半导体存储装置中的各收发器的发射器和接收器的示意图。

如图所示，其中有发射器100和具有电流镜块210和锁存器块220的接收器200。其中，连接在端口和全局数据总线GIO之间的发射器100用于将自端口输入的数据传输到全局数据总线GIO。此外，用于将载入全局数据总线GIO的数据传输到存储库的接收器200连接在全局数据总线GIO和存储库之间。

进一步，参考图1，发射器100具有响应第一收发器10的第一发射器QTx的功能；包含电流镜块210和锁存器块220的接收器210具有响应第二收发器20的第二接收器Rx的功能。

发射器100包含第一NMOS晶体管MN1。NMOS晶体管MN1的栅极接收数据信号cdio，NMOS晶体管的漏极连接到地，且NMOS晶体管的源极连接到全局数据总线GIO。其中，第一NMOS晶体管MN1用作下拉驱动器。

在接收器200中，电流镜块210包含用于反映全局数据总线GIO的显现电流的电流镜212；连接在电流镜212和全局数据总线GIO之间的电流控制块214用于控制显现电流量；及连接到电流控制块214的开关块216用于响应数据控制信号CP使能输出电流镜。其中，电流控制块214由参考电压vrtb控制。

其中，电流镜212包含具有栅极、漏极和源极的第一PMOS晶体管MP1，其中，栅极和漏极为二极管式的连接，而源极则连接到电源电压Vtl；及具有栅极、漏极和源极的第二PMOS晶体管MP2，其中漏极连接到输出节点，源极连接到电源电压vtl，栅极连接到第一PMOS晶体管MP1的栅极。此外，电流控制块214包含具有栅极、漏极和源极的第二NMOS晶体管MN2，其中栅极连接到参考电压vrtb，源极连接到第一PMOS晶体管MP1的漏极，而漏极连接到全局数据总线GIO；及具有栅极、漏极和源极的第三NMOS晶体管MN3，其中栅极连接到参考电压vrtb，源极连接到第二PMOS晶体管MP2的漏极。此外，开关块216包含具有栅极、漏极和源极的第四NMOS晶体管MN4，其中栅极连接到数据控制信号cp，源极连接到第三NMOS晶体管MN3，而漏极连接到地vss。

锁存器块220包含由数据控制信号cp和反相数据控制信号cpb控制，用于反相自电流镜块210输出的镜像电压的反相块222；及具有两个回路连接的反相器INV1和INV2，用于锁存反相镜像电压作为数据，以将数据输出到存储库的锁存器224。

详细地说，反相块222包含具有栅极、漏极和源极的第三PMOS晶体管MP3，其中栅极连接到反相数据控制信号cpb，源极连接到电源电压vtl；具有栅极、漏极和源极的第四PMOS晶体管MP4，其中栅极连接到自电流镜块210输出的镜像电压，源极连接到第三PMOS晶体管MP3的漏极，而漏极连接到锁存器224；具有栅极、漏极和源极的第五NMOS晶体管MN5，其中栅极连接到数据控制信号cp；漏极连接到地vss；及具有栅极、漏极和源极的第六NMOS晶体管MN6，其中栅极连接到自电流镜块222输出的镜像电压，漏极连接到第五NMOS晶体管MN5的源极，而源极连接到锁存器224。

简言之，接收器200包含用于反映全局数据总线GIO的显现电流，以输出镜像电压作为数据的电流镜块210；及用于反相自电流镜块210输出的镜像电压，并锁存反转的镜像电压作为数据，以将数据输出到存储库的锁存器块220。

如上所述，用于检索储存在存储库的数据并将该数据传输到端口的另一个发射器和接收器具有与发射器100和接收器200相同的结构。

其中，为一种直流电压的参考电压vrtb，根据全局数据总线GIO的长度、操作频率等具有预定的电位。

图4为示于图3中的发射器100和接收器200的仿真结果的波形图。

当输入指令时，如写入或读取指令，数据控制信号cp为一种具有预定有效周期的高有效脉冲，如1tck(1个外部时钟周期)。

下面，参考图3和图4，详细说明包含在根据本发明的半导体存储装置中的发射器和接收器的操作。

首先，若数据信号cdio为逻辑高电平，则第一NMOS晶体管MN1导通。然后，在全局数据总线GIO上，会流过显现电流。即，在源电压vtl和地vss之间的一电流路径上产生显现电流，所述电流路径经过第一PMOS晶体管MP1、第二NMOS晶体管MN2、全局数据总线GIO和第一NMOS晶体管MN1。其中，响应显现电流在全局数据总线上提供的电压等于或小于vtl-vtp，即第一PMOS晶体管MP1的阈值电压减去电源电压vtl的值。结果，通过电流镜212，在第二PMOS晶体管MP2和第三NMOS晶体管MN3之间的输出节点A的镜像电压变成逻辑高电平。

那时，若由数据控制信号cp导通第四NMOS晶体管MN4，则输出节点A的镜像电压是不稳定的。因此，第二PMOS晶体管MP2的尺寸必须被设计为用于防止输出节点的镜像电压快速减少。

其次，若数据控制信号cp为逻辑高电平，则第三PMOS晶体管MP3和第五NMOS晶体管MN5导通。那时，若镜像电压为逻辑高电平，则第六NMOS晶体管MN6导通，而第一节点B为逻辑低电平。然后，连接到第一节点B的锁存器224保持输出一逻辑高电平，直到数据控制信号cp在下次被激活之后，第一节点B的电压电平改变为止。

在数据信号cdio被输入逻辑低电平的另一种情形下，在发射器100中的第一NMOS晶体管MN1导通。结果，在电源电压vtl和地vss之间的电流路径不产生显现电流。因此，在电流镜212中的第一和第二PMOS晶体管截止。此时，若第四NMOS晶体管MN4由数据控制信号cp导通，则输出节点A的镜像电压下降，即逻辑低电平。

其次，若数据控制信号cp为逻辑高电平，则第三PMOS晶体管MP3和第五NMOS晶体管MN5导通。此时，若镜像电压为逻辑低电平，则第四PMOS晶体管MP4导通，而第一节点B为逻辑高电平。然后，连接到第一节点B的锁存器224保持输出逻辑低电平，直到数据控制信号cp在下次被激活之后，第一节点B的电压电平改变为止。

在接收器200中，电源电压的电平约为1.8V。因此，若数据信号cdio为逻辑高电平，则全局数据总线GIO的电压电平稍高于0V；否则，因为MOS晶体管的阈值电压，所以全局数据总线GIO的电压电平约小于1V。换言之，在本发明中，供应到全局数据总线GIO的电压电平的变动范围很窄，即约1V。相较之下，在现有技术中，若数据信号的变动范围是从约0V到约2V，如图4所示的cdio，则供应到全局数据总线GIO的电压电平的变动范围很宽，即约2V。因此，因为供应到全局数据总线GIO的电压电平的变动范围很窄，所以根据本发明的半导体存储装置可以使全局数据总线GIO中的电流消耗最小化。结果，虽然全局数据总线GIO所具有的数据总线超过128条，如256条或512条，但是半导体存储装置中的全局数据总线GIO的电流消耗符合要求。

另一方面，为了减少电流消耗，如图3所示，发射器100可以由拉升驱动器构成，如一个PMOS晶体管，而非下拉驱动器，如第一NMOS晶体管MN1。但是，在发射器100由拉升驱动器构成的情形下，拉升驱动器的尺寸应该比下拉驱动器的大两倍。因此，拉升驱动器对于半导体存储装置中的发射器而言，并非适当的选择。

此外，参考图1，在图3中所示的发射器100和接收器200均也可以应用于连接到存储库的第二收发器20的第二发射器Tx，和连接到端口的第一发射器10的第一接收器QRx。

如上所述，根据本发明的半导体存储装置具有最小化流过全局数据总线的电流量的效应。结果，在半导体存储装置中的全局数据总线，具有许多比传统半导体存储装置更多的全局数据总线，如128、256和512条。

半导体存储装置典型具有许多存储库和许多端口，且一全局数据总线GIO连接到多个存储库和多个端口。因此，为在多个存储库和端口之间传输数据，全局数据总线GIO连接到多个收发器，用于将数据在全局数据总线GIO和存储库之间，或在全局数据总线GIO和端口之间传输。

但是，因为参考电压vrtb被供应到第二和第三NMOS晶体管MN2和MN3的栅极，所以图3所示的接收器总是导通。因此，即使在没有操作接收器时，接收器仍然消耗电流。

虽然多个收发器连接到全局数据总线GIO的一条总线，但是只有一对发射器和接收器通过所述一条总线在半导体存储装置的操作中以一预定的时序彼此交换数据。因此，除了操作的收发器之外，电流消耗会以预定的时序发生在所有连接到全局数据总线GIO的未使用的收发器。

发明内容

因此，本发明的目的在于提供一种半导体存储装置，用于在半导体存储装置包含使用电流检测法在全局数据总线中捕获数据的收发器的情形下，以一预定的时序最小化在实际未使用的收发器的接收器中的电流消耗。

根据本发明的一个方面，本发明提供一种半导体存储装置，其具有用于储存数据的多个存储库和作为数据I/O端的多个端口，包含：用于流过与所述数据对应的显现电流的多个全局数据总线；响应输入指令，用于在多个存储库和多个全局数据总线之间传输数据的多个第一收发器；每一个都用于选择性地将多个全局数据总线中的一个连接到多个第一收发器的对应一个的多个第一开关块；响应输入指令，用于在多个端口和多个全局数据总线之间传输数据的多个第二收发器；及每一个都用于选择性地将多个全局数据总线中的一个连接到多个第二收发器的对应一个的多个第二开关块，其中，响应显现电流的数据总线电压的变动范围窄于电源电压和地之间的差值。

附图说明

从以下结合附图对优选实施例的描述中，本发明的上述目的和其它的目的与特征将会更清楚，其中：

图1为传统半导体存储装置的数据路径的方块图；

图2为描述示于图1的发射器和接收器的示意图；

图3为描述传统半导体存储装置中的发射器和接收器的示意图；

图4为示出有关图3中所示的发射器和接收器的电流消耗的仿真结果的波形图；

图5为示出根据本发明的半导体存储装置的数据路径的方块图；

图6为描述示于图5的收发器和开关的示意图；及

图7示出与图3的传统半导体存储装置相较，有关根据本发明的半导体存储装置的电流消耗的仿真结果的波形图。

具体实施方式

下面，将参考附图详细说明根据本发明的用于最小化电流消耗的半导体存储装置。

图5为根据本发明的半导体存储装置的数据路径的方块图。

如图所示，半导体存储装置包含多个I/O端口：端口0和端口1；多个存储库，存储库0、存储库1、存储库2和存储库3；位于多个I/O端口，端口0和端口1，与多个存储库，存储库0、存储库1，存储库2和存储库3之间的全局数据总线GIO；用于在全局数据总线GIO与多个存储库，存储库0、存储库1、存储库2和存储库3之间交换数据的多个第一收发器530、540、550和560；多个第一开关S/W2，S/W3，S/W4和S/W5，每一个开关均用于连接或断开全局数据总线GIO和多个存储库，存储库0、存储库1、存储库2和存储库3的每一个；多个第二收发器510和520，用于在全局数据总线GIO与多个I/O端口，端口0和端口1之间交换数据；及多个第二开关S/W0和S/W1，每一开关均用于连接/断开全局数据总线GIO和多个I/O端口，端口0和端口1的每一个。

即，在根据本发明的半导体存储装置中，多个第一开关S/W2、S/W3、S/W4和S/W5位于全局数据总线GIO与多个存储库，存储库0、存储库1、存储库2和存储库3之间。此外，若半导体存储装置具有多个I/O端口，即多端口半导体存储装置，就像示于图5的半导体存储装置，则多个第二开关S/W0和S/W1位于全局数据总线GIO与多个I/O端口，端口0和端口1之间。否则，若半导体存储装置不具有多个I/O端口，如S/W0和S/W1，则不需要第二开关。

图6为示于图5的第一收发器，如510，和开关S/W的示意图。

如图所示，包含在第一收发器510中发射器Tx和接收器Rx，与图3所示的发射器100和接收器200相同。因此，此处不再说明收发器10Tx和Rx的结构和操作。

其中，开关S/W由具有栅极、漏极和源极的NMOS晶体管MN7构成，其中，栅极连接到第一开关控制信号sw，漏极和源极均连接到收发器Tx和Rx及全局数据总线GIO。第一开关控制信号sw响应关于响应第一收发器的存储库的指令产生。该指令为一种读取指令、写入指令等。

另一方面，虽然在图6只说明第一收发器，但是第二收发器，如510，的结构和操作与第一收发器的相同。此外，第二开关的结构与第一开关相同，但用于控制第二开关的第二开关控制信号则是响应接收数据和和指令的端口产生，所述指令如读取指令和写入指令。

再者，若半导体存储装置具有多个全局数据总线，则各存储库和各端口都应具有多个与全局数据总线数一样多的收发器和开关。

下表1示出响应多个存储库，存储库0、存储库1、存储库2和存储库3的每一个与多个I/O端口，端口0和端口1的每一个之间的数据路径，多个第一和第二开关S/W0、S/W1、S/W2、S/W3、S/W4和S/W5的状态。

表1第一和第二开关的状态

(其中，○表示导通状态，而×表示断开状态)

参考表1和图5，当在存储库，如存储库0，和I/O端口，如端口0，之间传输数据时，连接在存储库如存储库0与第一收发器如30之间的第一开关，如S/W2，其中，所述第一收发器包含发射器如Tx0和接收器如Rx0，及连接在端口如端口0与第二收发器如10之间的第二开关，如S/W0，其中，所述第二收发器包含发射器如QTx0和接收器如QRx0，均被导通。此时，除了S/W0和S/W2以外的所有的第一和第二开关，如S/W1，S/W3，S/W4和S/W5，均断开。同理，在其他情形下，用于在各端口和各存储库之间传输数据的一些第一和第二开关是导通的，而用于在各端口和各存储库之间传输数据的其它的第一和第二开关则是断开的。

因此，在本发明中，因为除了用于在各端口和各存储库之间传输数据的操作收发器外，所有未用于在各端口和各存储库之间传输数据的未使用的收发器均与全局数据总线GIO断接，所以可以防止未使用的收发器产生电流消耗。

图7为与图3所示的传统半导体存储装置相比，有关根据本发明的半导体存储装置的电流消耗的仿真结果的波形图。

如图所示，与传统半导体存储装置相比，根据本发明的半导体存储装置的电流消耗平均约减少18％。

此外，如上所述，半导体存储装置包含两种开关，即，一种连接在存储库和全局数据总线之间，而另一种连接在端口和全局数据总线之间。但是，若半导体存储装置不包含多端口，即，端口和全局数据总线之间的数据路径固定，则在存储库和全局数据总线之间需要开关。

此外，虽然上述开关具有NMOS晶体管，但是此开关也可以由其它的开关装置构成，如PMOS晶体管、双极晶体管等。

此外，为了减少电流消耗，本发明可以应用在含有使用电流检测法传输数据、指令等的收发器的设备中。

虽然已以有关优选实施例对本发明进行了说明，但是对本专业技术人员来说很明显的是可在不脱离权利要求所限定的本发明的范围的情况下进行不同的变化和改进。

Claims (15)

1.一种半导体存储装置，具有用于储存数据的多个存储库和作为数据I/O端的多个端口，包含：

用于流过与所述数据对应的显现电流的多个全局数据总线；

响应输入指令，用于在所述多个存储库和所述多个全局数据总线之间传输数据的多个第一收发器；

每一个都用于选择性地将所述多个全局数据总线中的一个连接到所述多个第一收发器中的对应一个的多个第一开关块；

响应输入指令，用于在所述多个端口和所述多个全局数据总线之间传输数据的多个第二收发器；及

每一个都用于选择性地将所述多个全局数据总线中的一个连接到所述多个第二收发器中的对应一个的多个第二开关块，

其中，响应显现电流的数据总线电压的变动范围窄于电源电压和地之间的差值。

2.如权利要求1所述的半导体存储装置，其中，所述第一和第二收发器每一个均包含：

一发射器，其具有由控制信号控制的下拉驱动器，用于传输自所述多个端口输入或自所述多个存储库检索的数据；及

一接收器，用于通过使用电流镜检测显现电流，并将对应于检测显现电流的数据传输到所述多个存储库和所述多个端口之一。

3.如权利要求2所述的半导体存储装置，其中，所述接收器包含：

用于反映所述多个全局数据总线中的电流，以输出该电流作为数据的电流镜块；及

用于锁存自电流镜块输出的数据的锁存器块。

4.如权利要求3所述的半导体存储装置，其中，所述电流镜块包含：

用于反映电流的电流镜；

连接在电流镜和所述多个全局数据总线之间，用于控制电流量的电流控制块；及

连接到电流控制块，用于响应数据控制信号启动电流镜的输出的第三开关块。

5.如权利要求4所述的半导体存储装置，其中，所述锁存器块包含：

由数据使能信号控制，用于反相自电流镜块输出的数据的反相块；及

用于锁存数据的锁存器。

6.如权利要求5所述的半导体存储装置，其中，所述电流镜包含：

具有栅极、漏极和源极的第一PMOS晶体管，其中，栅极和漏极为二极管连接，源极连接到电源电压；及

具有栅极、漏极和源极的第二PMOS晶体管，其中，漏极连接到输出节点，源极连接到电源电压，栅极连接到第一PMOS晶体管的栅极。

7.如权利要求6所述的半导体存储装置，其中，所述电流控制块包含：

具有栅极、漏极和源极的第一NMOS晶体管，其中，栅极连接到参考电压，源极连接到第一PMOS晶体管的漏极，而漏极连接到所述多个全局数据总线的对应一个；及

具有栅极、漏极和源极的第二NMOS晶体管，其中，栅极连接到参考电压，源极连接到第二PMOS的漏极，漏极连接到所述第三开关块的输出端。

8.如权利要求7所述的半导体存储装置，其中，所述第三开关块包含：

具有栅极、漏极和源极的第三NMOS晶体管，其中，栅极连接到数据使能信号，源极连接到第二NMOS晶体管的漏极，而漏极连接到地。

9.如权利要求5所述的半导体存储装置，其中，所述反相块包含：

具有栅极、漏极和源极的第一PMOS晶体管，其中，栅极连接到反相数据使能信号，源极连接到电源电压；

具有栅极、漏极和源极的第二PMOS晶体管，其中，栅极连接到自镜像块输出的第一或第二数据，源极连接到第一PMOS晶体管的漏极，而漏极连接到锁存器；

具有栅极、漏极和源极的第一NMOS晶体管，其中，栅极连接到数据使能信号，而漏极连接到地；及

具有栅极、漏极和源极的第二NMOS晶体管，其中，栅极连接到自镜像块输出的第一或第二数据，漏极连接到第一NMOS晶体管的源极，而源极连接到锁存器。

10.如权利要求5所述的半导体存储装置，其中，所述锁存器包含两个反相器。

11.如权利要求2所述的半导体存储装置，其中，所述下拉驱动器包含一连接在所述多个全局数据总线中的对应一个和地之间的NMOS晶体管，其栅极连接至数据。

12.如权利要求1所述的半导体存储装置，其中，所述第一开关块包含具有栅极、漏极和源极的MOS晶体管，其中，栅极响应与所述多个存储库相关的列指令连接到第一控制信号，漏极连接到所述多个第一收发器的对应一个，且源极连接到所述多个全局数据总线的对应一个。

13.如权利要求1所述的半导体存储装置，其中，所述第二开关块包含具有栅极、漏极和源极的MOS晶体管，其中，栅极响应与所述多个端口相关的列指令连接到第二控制信号，漏极连接到所述多个第二收发器的对应一个，且源极连接到所述多个全局数据总线的对应一个。

14.如权利要求1所述的半导体存储装置，其中，所述第一开关块将没有在所述多个端口中的每一个和所述多个存储库中的每一个之间传输数据的第一收发器与所述多个全局数据总线断开。

15.如权利要求1所述的半导体存储装置，其中，所述第二开关块将没有在所述多个端口中的每一个和所述多个存储库中的每一个之间传输数据的第二收发器与所述多个全局数据总线断开。

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