KR100668755B1 - 반도체 장치 - Google Patents

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KR100668755B1
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Abstract

본 발명은 제 1 데이터를 입력받고, 이를 소정 레벨로 구동한 제 2 데이터를 데이터 전송라인으로 출력하는 데이터 전송부와; 상기 데이터 전송라인을 통해 전송된 제 2 데이터를 수신하는 데이터 수신부와; 상기 데이터 전송부로부터 출력되는 제 2 데이터를 각각 서로 다른 지연구간만큼 지연시킨 복수의 지연신호를 출력하는 지연기와; 반도체 장치의 동작 모드에 따라 상기 복수의 지연신호 중 어느 하나의 신호를 선택하고, 그 선택된 지연신호의 지연구간에 따라 상기 제 1 데이터의 상기 데이터 전송부에 의한 구동구간을 조절하기 위한 적어도 하나 이상의 조절신호를 출력하는 지연제어부와; 상기 제 1 데이터와 상기 적어도 하나 이상의 조절신호를 입력받아 상기 데이터 전송부의 동작을 제어하는 적어도 하나 이상의 전송제어신호를 출력하는 전송제어부를 포함하여 구성되는 반도체 장치에 관한 것이다.
글로벌 데이터 버스 라인, 반도체 장치

Description

반도체 장치{Semiconductor Device}
도 1은 반도체 장치의 글로벌 데이터 버스 라인을 통한 종래의 데이터 전송방법을 설명하기 위한 도면이다.
도 2는 종래의 데이터 전송방법에 따른 전송데이터의 전위 변화를 도시한 것이다.
도 3은 본 발명의 반도체 장치에 의한 데이터 전송방법에 따른 전송 데이터의 전위 변화를 도시한 것이다.
도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 구성을 도시한 것이다.
도 5는 본 실시예에 따른 반도체 장치에 사용된 데이터 전송부와 데이터 수신부의 구성을 도시한 것이다.
도 6은 본 실시예에 따른 반도체 장치에 사용된 데이터 감지부와 지연기의 구성을 도시한 것이다.
도 7은 본 실시예에 따른 반도체 장치에 사용된 지연제어부의 구성을 도시한 것이다.
도 8은 본 실시예에 따른 반도체 장치에 사용된 전송제어부의 구성을 도시한 것이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로는 입출력 센스앰프로부터 출력된 데이터를 글로벌 데이터 버스 라인을 통해 전송함에 있어, 글로벌 데이터 버스 라인에 실린 데이터의 스윙폭을 줄여 데이터 전송속도를 증가시킴으로써 고주파 동작 특성을 향상시킨 반도체 장치에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 커패시터의 구조를 가지는 각각의 셀(cell)에 데이터를 저장하는 휘발성 메모리 소자로서, 디램 셀의 기본적인 기능인 데이터의 입력/출력 동작은 셀 내 트랜지스터의 게이트 입력이 되는 워드라인의 온/오프에 의해서 이루어진다.
일반적인 디램 메모리 장치에서, 메모리 셀 영역은 다수의 뱅크로 구분되어 구성되어 있다. 그리고, 각 셀에 저장되어 있는 데이터에 대한 리드(read) 동작은, 입출력 센스앰프(IO sense amplifier)에 의하여 증폭된 셀 데이터가 일종의 드라이버인 데이터 전송부에 의해 구동되어 글로벌 데이터 버스 라인(Global Data Bus line, Global DB line)에 실린 후, 이 글로벌 데이터 버스 라인을 통해 데이터 수신부에 전달되고 출력단을 통해 출력됨으로써 이루어진다.
도 1은 반도체 장치의 글로벌 데이터 버스 라인을 통한 종래의 데이터 전송방법을 설명하기 위한 도면이다. 도시된 바와 같이, 종래 반도체 장치에서 입출력 센스앰프에 의해 증폭된 데이터(MA_DATA)가 데이터 전송부(110)에 입력된다. 데이터 전송부(110)는 일종의 드라이버로서, 전달된 데이터(MA_DATA)를 소정 레벨로 구동하여 글로벌 데이터 버스 라인을 통해 데이터 수신부(120)로 전달한다.
이 때, 종래의 반도체 장치에서 글로벌 데이터 버스 라인에 실리는 데이터는 외부전압(VDD)과 접지전압(VSS)에 걸쳐 스윙하도록 되어 있었다. 그런데, 종래에는 글로벌 데이터 버스 라인이 등가 저항 및 커패시터 등 큰 부하(load)로 이루어진 경우, 글로벌 데이터 버스 라인을 통해 전송되는 데이터가 상기와 같이 외부전압과 접지전압을 풀-스윙하여 그 스윙폭이 커지게 되면 데이터의 천이시간(transition time)이 크게 증가하는 문제점이 있었다. 그리고, 이와 같은 데이터 천이시간의 증가는 데이터 액세스 시간(data access time)을 증가시키는 원인이 되어 고주파 동작 특성을 악화시키는 결과를 초래하였다. 아울러, 종래에는 노드(A)에서 데이터가 외부전압(VDD)과 접지전압(VSS)을 풀-스윙하지는 않는 경우라 하더라도 도 2에 도시된 바와 같이 외부전압(VDD)에 치우쳐 일정 레벨을 가짐으로써, 데이터 수신부(120)가 데이터의 로우레벨을 제대로 감지하지 못하여 데이터 오류가 발생하는 문제점도 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 입출력 센스앰프로부터 출 력된 데이터를 글로벌 데이터 버스 라인을 통해 전송함에 있어, 글로벌 데이터 버스 라인에 실린 데이터의 스윙폭을 줄여 데이터 전송속도를 증가시킴으로써 고주파 동작 특성을 향상시킴과 동시에 데이터 오류의 발생도 억제되는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제 1 데이터를 입력받고, 이를 소정 레벨로 구동한 제 2 데이터를 데이터 전송라인으로 출력하는 데이터 전송부와; 상기 데이터 전송라인을 통해 전송된 제 2 데이터를 수신하는 데이터 수신부와; 상기 데이터 전송부로부터 출력되는 제 2 데이터를 각각 서로 다른 지연구간만큼 지연시킨 복수의 지연신호를 출력하는 지연기와; 반도체 장치의 동작 모드에 따라 상기 복수의 지연신호 중 어느 하나의 신호를 선택하고, 그 선택된 지연신호의 지연구간에 따라 상기 제 1 데이터의 상기 데이터 전송부에 의한 구동구간을 조절하기 위한 적어도 하나 이상의 조절신호를 출력하는 지연제어부와; 상기 제 1 데이터와 상기 적어도 하나 이상의 조절신호를 입력받아 상기 데이터 전송부의 동작을 제어하는 적어도 하나 이상의 전송제어신호를 출력하는 전송제어부를 포함하여 구성되는 반도체 장치를 제공한다.
본 발명에서, 상기 데이터 전송부는 상기 적어도 하나 이상의 전송제어신호 중 제 1 전송제어신호와 상기 제 1 데이터를 논리연산하여 그 결과를 출력하는 제 1 논리부와; 상기 제 1 논리부의 출력신호에 응답하여 상기 데이터 전송부의 출력 단을 풀-업 구동하는 풀-업부와; 상기 적어도 하나 이상의 전송제어신호 중 제 2 전송제어신호와 상기 제 1 데이터를 논리연산하여 그 결과를 출력하는 제 2 논리부와; 상기 제 2 논리부의 출력신호에 응답하여 상기 데이터 전송부의 출력단을 풀-다운 구동하는 풀-다운부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 부정논리곱 연산을 수행하고 제 2 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 데이터 수신부는 상기 제 2 데이터를 소정 레벨로 드라이빙하여 출력하는 적어도 하나 이상의 드라이버를 포함하는 것이 바람직하다.
본 발명에서, 상기 반도체 장치는 상기 데이터 전송부로부터 출력되는 제 2 데이터를 감지하여 소정 레벨로 구동한 결과를 상기 지연기로 공급하는 데이터 감지부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 데이터 감지부는 상기 2 데이터를 버퍼링하는 복수의 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연기는 복수의 인버터를 포함하는 인버터체인을 포함하는 것이 바람직하다.
본 발명에서, 상기 지연제어부는 상기 복수의 지연신호 중 제 1 지연신호와 반도체 장치의 동작모드를 나타내는 동작모드 신호의 반전신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와; 상기 복수의 지연신호 중 제 2 지연신호와 상기 동작 모드 신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와; 상기 제 1 논리부로부터의 신호와 제 2 논리부로부터의 신호를 논리연산하는 제 3 논리부와; 상 기 제 1 논리부로부터의 신호와 제 2 논리부로부터의 신호를 논리연산하는 제 4 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연제어부는 상기 제 3 논리부의 출력신호와 리셋신호를 논리연산하여 상기 적어도 하나 이상의 조절신호 중 제 1 조절신호를 출력하는 제 5논리부와; 상기 제 4 논리부의 출력신호와 리셋신호의 반전신호를 논리연산하여 상기 적어도 하나 이상의 조절신호 중 제 2 조절신호를 출력하는 제 6논리부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 5논리부는 부정논리합연산을 수행하고, 제 6논리부는 부정논리곱연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부와 제 2 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 3 논리부와 제 4 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 동작모드 신호는 정상동작 모드인지 테스트 모드인지를 구별하기 위해 사용되는 것을 특징으로 한다.
본 발명에서, 상기 전송제어부는, 상기 제 1 데이터에 응답하여 제 1 노드를 풀-업구동하는 제 1 풀-업부와, 상기 적어도 하나 이상의 조절신호 중 제 1 조절신호와 상기 제 1 데이터를 논리연산하는 제 1 논리부와, 상기 제 1 논리부의 출력신호를 버퍼링하는 제 1 버퍼와, 상기 제 1 버퍼의 출력신호에 응답하여 상기 제 1 노드를 풀-다운구동하는 제 1 풀-다운부를 포함하는 제 1 전송제어신호 생성부를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 전송제어신호 생성부는 상기 제 1 노드의 신호를 소정 구간 래치시키는 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 전송제어부는, 상기 적어도 하나 이상의 조절신호 중 제 2 조절신호와 상기 제 1 데이터를 논리연산하는 제 2 논리부와, 상기 제 2 논리부의 출력신호를 버퍼링하는 버퍼와, 상기 버퍼의 출력신호에 응답하여 제 2 노드를 풀-업구동하는 제 2 풀-업부와, 상기 제 1 데이터에 응답하여 상기 제 2 노드를 풀-다운 구동하는 제 2 풀-다운부를 포함하는 제 2 전송제어신호 생성부를 더 포함하는 것을 특징으로 한다.
본 발명에서, 상기 제 2 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 2 전송제어신호 생성부는 상기 제 2 노드의 신호를 소정 구간 래치시키는 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 지연제어부는 정상동작 모드인지 테스트 모드인지에 따라 상기 복수의 지연신호 중 어느 하나의 신호를 선택하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 데이터는 입출력 센스앰프로부터 출력된 신호인 것이 바람직하다.
본 발명에서, 상기 데이터 전송라인은 글로벌 데이터 버스라인인 것을 특징 으로 한다.
또한, 본 발명은 제 1 데이터를 입력받고, 이를 소정 레벨로 구동한 제 2 데이터를 데이터 전송라인으로 출력하는 데이터 전송부와; 상기 데이터 전송라인을 통해 전송된 제 2 데이터를 수신하는 데이터 수신부와; 상기 데이터 전송부로부터 출력되는 제 2 데이터를 소정구간 지연시킨 지연신호를 출력하는 지연기와; 상기 제 1 데이터와 상기 지연기로부터의 지연신호를 입력받고, 상기 지연신호의 지연구간에 따라 상기 제 1 데이터의 구동구간을 조절하도록 상기 데이터 전송부의 동작을 제어하는 제 1 전송제어신호와 제 2 전송제어신호를 출력하는 전송제어부를 포함하여 구성되는 반도체 장치를 제공한다.
본 발명에서, 상기 데이터 전송부는 상기 제 1 데이터와 제 1 전송제어신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와; 상기 제 1 논리부의 출력신호에 응답하여 상기 데이터 전송부의 출력단을 풀-업 구동하는 풀-업부와; 상기 제 1 데이터와 제 2 전송제어신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와; 상기 제 2 논리부의 출력신호에 응답하여 상기 데이터 전송부의 출력단을 풀-다운 구동하는 풀-다운부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 부정논리곱 연산을 수행하고 제 2 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 반도체 장치는 상기 데이터 전송부로부터 출력되는 제 2 데이터를 감지하여 소정 레벨로 구동한 결과를 상기 지연기로 공급하는 데이터 감 지부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 데이터 감지부는 상기 2 데이터를 버퍼링하는 복수의 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연기는 복수의 인버터를 포함하는 인버터체인을 포함하는 것이 바람직하다.
본 발명에서, 상기 지연기는 정상 동작 모드일 때 및 테스트 모드일 때 상기 제 2 데이터를 각각 서로 다른 지연구간만큼 지연시켜 출력하는 것이 바람직하다.
본 발명에서, 상기 전송제어부는, 상기 제 1 데이터에 응답하여 제 1 노드를 풀-업구동하는 제 1 풀-업부와, 상기 제 1 데이터와 상기 지연기로부터의 지연신호를 논리연산하는 제 1 논리부와, 상기 제 1 논리부의 출력신호를 버퍼링하는 제 1 버퍼와, 상기 제 1 버퍼의 출력신호에 응답하여 상기 제 1 노드를 풀-다운구동하는 제 1 풀-다운부를 포함하는 제 1 전송제어신호 생성부를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 전송제어신호 생성부는 상기 제 1 노드의 신호를 소정 구간 래치시키는 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 전송제어부는, 상기 제 1 데이터와 상기 지연기로부터의 지연신호를 논리연산하는 제 2 논리부와, 상기 제 2 논리부의 출력신호를 버퍼링하는 버퍼와, 상기 버퍼의 출력신호에 응답하여 제 2 노드를 풀-업구동하는 제 2 풀- 업부와, 상기 제 1 데이터에 응답하여 상기 제 2 노드를 풀-다운 구동하는 제 2 풀-다운부를 포함하는 제 2 전송제어신호 생성부를 더 포함하는 것을 특징으로 한다.
본 발명에서, 상기 제 2 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 2 전송제어신호 생성부는 상기 제 2 노드의 신호를 소정 구간 래치시키는 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 데이터는 입출력 센스앰프로부터 출력된 신호이고, 상기 데이터 전송라인은 글로벌 데이터 버스라인인 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 구성을 도시한 것이고, 도 5 내지 도 8은 본 실시예에 따른 반도체 장치에 사용된 각 구성요소의 구성을 도시한 것이다. 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 장치는 입출력 센스 앰프로부터 출력된 데이터(MA_DATA)를 입력받고, 이를 소정 레벨로 구동한 데이터(GIO_DATA)를 글로벌 데이터 버스 라인으로 출력하는 데이터 전송부(200)와; 상기 글로벌 데이터 버스 라인을 통해 전송된 데이터(GIO_DATA)를 수신하는 데이터 수신 부(300)와; 상기 데이터 전송부(200)로부터 출력되는 데이터(GIO_DATA)를 지연시킨 지연신호(delay4)와 지연신호(delay8)를 출력하는 지연기(600)와; 정상동작모드인지 테스트 모드인지에 따라 상기 지연신호(delay4) 또는 지연신호(delay8) 중 어느 하나의 신호를 선택하고, 그 선택된 지연신호의 지연구간에 따라 상기 데이터(MA_DATA)의 상기 데이터 전송부(200)에 의한 구동구간을 조절하기 위한 조절신호(FEED_PU)와 조절신호(FEED_PD)를 출력하는 지연제어부(700)와; 상기 데이터(MA_DATA)와 상기 조절신호(FEED_PU)와 조절신호(FEED_PD)를 입력받아 상기 데이터 전송부(200)의 동작을 제어하는 전송제어신호(GIO_FEED_PD)와 전송제어신호(GIO_FEED_PU)를 출력하는 전송제어부(800)를 포함하여 구성된다.
데이터 전송부(200)는 데이터(MA_DATA)와 전송제어신호(GIO_FEED_PU)를 부정논리곱연산하여 그 결과를 출력하는 낸드게이트(ND10)와; 낸드게이트(ND10)의 출력신호에 응답하여 상기 데이터 전송부(200)의 출력단을 풀-업 구동하는 PMOS(P10)와; 데이터(MA_DATA)와 전송제어신호(GIO_FEED_PD)를 부정논리합연산하여 그 결과를 출력하는 노어게이트(NR10)와; 노어게이트(NR10)의 출력신호에 응답하여 상기 데이터 전송부(200)의 출력단을 풀-다운 구동하는 NMOS(N10)를 포함한다.
상기 지연제어부(700)는 지연신호(delay4)와 테스트 모드 신호의 반전신호(TESTB)를 논리곱연산하여 그 결과를 출력하는 논리부(710)와; 지연신호(delay8)와 상기 테스트 모드 신호(TEST)를 논리곱연산하여 그 결과를 출력하는 논리부(720)와; 논리부(710)로부터의 신호와 논리부(720)로부터의 신호를 부정논리합연산하는 노어게이트(NR21)와; 논리부(710)로부터의 신호와 논리부(720)로부터의 신호를 부 정논리합연산하는 노어게이트(NR23)와; 노어게이트(NR21)의 출력신호와 리셋신호(RST)를 부정논리합연산하여 조절신호(FEED_PU)를 출력하는 노어게이트(NR22)와; 노어게이트(NR23)의 출력신호와 리셋신호(RST)의 반전신호를 부정논리곱연산하여 조절신호(FEED_PD)를 출력하는 낸드게이트(ND23)를 포함한다.
전송제어부(800)는, 데이터(MA_DATA)에 응답하여 노드(B41)를 풀-업구동하는 PMOS(P41)와, 데이터(MA_DATA)와 조절신호(FEED_PU)를 부정논리곱연산하는 낸드게이트(ND51)와, 낸드게이트(ND51)의 출력신호를 반전버퍼링하는 인버터(IV52)와, 인버터(IV52)의 출력신호에 응답하여 노드(B41)를 풀-다운구동하는 NMOS(N41)를 포함하는 제 1 전송제어신호 생성부(810)와; 데이터(MA_DATA)와 조절신호(FEED_PD)를 부정논리합연산하는 노어게이트(NR51)와, 상기 노어게이트(NR51)의 출력신호를 반전버퍼링하는 인버터(IV54)와, 상기 인버터(IV54)의 출력신호에 응답하여 노드(B42)를 풀-업구동하는 PMOS(P42)와, 데이터(MA_DATA)에 응답하여 노드(B42)를 풀-다운 구동하는 NMOS(N42)를 포함하는 제 2 전송제어신호 생성부(820)를 포함한다.
이와 같이 구성된 본 실시예의 동작을 도 4 내지 도 8을 참조하여 구체적으로 설명한다.
도 4에 도시된 바와 같이 데이터(MA_DATA)가 입출력 센스앰프(미도시)로부터 전송되면, 데이터 전송부(200)는 이를 입력받아 소정레벨로 구동하여 글로벌 데이터 버스 라인으로 출력한다. 여기서, 데이터(MA_DATA)는 셀에 저장되어 있던 데이터가 리드명령에 의하여 읽혀진 후 비트라인 센스앰프(bitline sense amplifier)에 의하여 증폭되고 이 후 입출력 센스 앰프(IO sense amplifier)에 의하여 한번 더 증폭되어 출력된 것이다. 데이터 전송부(200) 및 나머지 구성요소의 구체적인 동작을 설명한다.
우선, 초기상태에서는 도 7의 지연제어부(700)에서 리셋신호(RST)가 하이레벨의 상태에 있으므로, 조절신호(FEED_PU)는 로우레벨로 되고 조절신호(FEED_PD)는 하이레벨로 된다. 이에 따라, 도 8의 제 1 전송제어신호 생성부(810)에서 낸드게이트(ND51)는 하이레벨의 신호를 출력하고 NMOS(N41)는 인버터(IV52)로부터 출력되는 로우레벨 신호에 응답하여 턴-오프된다. PMOS(P41)는 데이터(MA_DATA)가 로우레벨의 상태일 때 턴-온되어 노드(B41)를 하이레벨로 구동하고, 이후 전송제어신호(GIO_FEED_PU)는 래치부(811)의 동작에 의하여 하이레벨의 상태를 유지한다. 한편, 제 2 전송제어신호 생성부(820)에서 노어게이트(NR51)는 로우레벨의 신호를 출력하고 PMOS(P42)는 인버터(IV54)로부터 출력되는 하이레벨의 신호에 응답하여 턴-오프된다. NMOS(N42)는 데이터(MA_DATA)가 하이레벨의 상태일 때 턴-온되어 노드(B42)를 로우레벨로 구동하고, 이후 전송제어신호(GIO_FEED_PD)는 래치부(821)의 동작에 의하여 로우레벨의 상태를 유지한다.
이 때, 리셋 신호(RST)가 로우레벨로 천이되고, 데이터(MA_DATA)가 로우레벨에서 하이레벨로 천이되면, 도 8의 전송제어부(800)에서 PMOS(P41)와 NMOS(N41)가 턴-오프되지만 래치부(811)의 동작에 의하여 전송제어신호(GIO_FEED_PU)는 하이레벨의 상태를 계속 유지한다. 그리고, PMOS(P42)는 계속 턴-오프되어 있고 NMOS(N42)는 턴-온되므로, 래치부(821)의 동작에 의하여 전송제어신호 (GIO_FEED_PD)도 로우레벨의 상태를 계속 유지한다.
그리고, 도 5에서 낸드게이트(ND10)는 하이레벨의 2 신호를 입력받아 로우레벨의 신호를 출력하고 PMOS(P10)는 로우레벨의 신호에 응답하여 턴-온되어 글로벌 데이터 버스 라인을 하이레벨로 구동하고 데이터(GIO_DATA)는 하이레벨이 된다. 한편, 노어게이트(NR10)는 하이레벨인 데이터(MA_DATA)에 응답하여 로우레벨의 신호를 출력하므로, NMOS(N10)는 턴-오프된다. 따라서, 글로벌 데이터 버스라인을 통하여 하이레벨의 데이터(GIO_DATA)가 전송되고 데이터 수신부(300)는 이를 수신하여 출력하게 된다. 그런데, 본 실시예에 따른 반도체 장치에서는 데이터 전송부(200)가 데이터(GIO_DATA)를 하이레벨로 구동함에 있어 소정 구간 동안만 동작함으로써 데이터(GIO_DATA)가 외부전압(VDD) 레벨로 풀-스윙(full swing)하지 않도록 하는 바, 이하 이에 관하여 설명한다.
도 6에서, 인버터형 드라이버를 포함하여 구성된 데이터 감지부(500)는 하이레벨의 데이터(GIO_DATA)를 입력받아 그 레벨을 감지하고, 이를 외부전압(VDD)레벨로 구동하여 출력한다. 그리고, 복수의 인버터를 포함하는 인버터 체인으로 형성된 지연기(600)는 데이터 감지부(500)로부터 출력되는 하이레벨의 데이터(GIO_DATA1)를 소정구간 지연시킨 지연신호(delay4)와 지연신호(delay8)를 출력한다.
상기에서, 지연신호(delay4)와 지연신호(delay8)는 인버터 체인으로 된 지연기(600)의 동작에 의하여 서로 다른 지연구간 만큼 지연된 신호로서, 지연신호(delay4)는 데이터(GIO_DATA)가 하이레벨로 천이된 후 소정 제 1 지연구간(T1)이 경과한 후 하이레벨로 천이되고, 지연신호(delay8)는 데이터(GIO_DATA)가 하이레벨 로 천이된 후 소정 제 2 지연구간(T2)이 경과한 후 하이레벨로 천이된다(T1＜T2). 도 7에 도시된 바와 같이, 지연신호(delay4)와 지연신호(delay8)는 지연제어부(700)에 입력되고, 테스트 모드 신호(TEST)의 인에이블여부에 따라 정상동작 모드인 경우에는 지연신호(delay4)가 사용되고 테스트 모드인 경우에는 지연신호(delay8)가 사용된다. 즉, 만약 정상동작 모드인 경우에는 테스트 모드 신호(TEST)는 로우레벨로 디스에이블되므로, 논리부(710)는 지연신호(delay4)를 출력하고, 논리부(720)는 지연신호(delay8)에 상관없이 로우레벨의 신호를 출력한다. 반면, 만약 테스트 모드인 경우에는 테스트 모드 신호(TEST)는 하이레벨로 인에이블되므로, 논리부(720)는 지연신호(delay8)를 출력하는 반면 논리부(710)는 지연신호(delay4)에 상관없이 로우레벨의 신호를 출력한다. 이와 같이, 본 실시예에서는 정상모드와 테스트 모드인지에 따라 지연구간이 다른 지연신호가 사용되며, 이하에서는 정상동작 모드인 경우를 중심으로 하여 설명한다.
정상동작 모드인 경우, 도 7에서 논리부(710)는 지연신호(delay4)를 출력하고 논리부(720)는 로우레벨의 신호를 출력한다. 이에 따라 노어게이트(NR21)는 지연신호(delay4)를 반전시켜 출력하고 노어게이트(NR22)는 이를 다시 반전시켜 조절신호(FEED_PU)를 출력한다. 마찬가지로, 노어게이트(NR23)도 지연신호(delay4)를 반전시켜 출력하고 낸드게이트(ND23)는 이를 다시 반전시켜 조절신호(FEED_PD)를 출력한다. 상술한 바와 같이, 지연신호(delay4)는 데이터(GIO_DATA)가 하이레벨로 천이된 후 제 1 지연구간(T1)이 경과하면 하이레벨로 천이되는 신호이므로, 조절신호(FEED_UP)도 데이터(GIO_DATA)가 하이레벨로 천이된 후 대략 제 1 지연구간(T1) 이 경과한 후 로우레벨에서 하이레벨로 천이된다. 그리고, 조절신호(FEED_PD)는 이전 상태와 동일하게 하이레벨을 유지한다.
따라서, 데이터(GIO_DATA)가 하이레벨로 천이된 후 대략 제 1 지연구간(T1)이 경과하면, 도 8의 제 1 전송제어신호 생성부(810)에서 PMOS(P41)는 하이레벨의 데이터(MA_DATA)에 응답하여 턴-오프되고; 낸드게이트(ND51)는 입력단으로 2개의 하이레벨의 신호를 입력받아 로우레벨의 신호를 출력하고 NMOS(N41)는 인버터(IV52)로부터 출력되는 하이레벨 신호에 응답하여 턴-온되므로 전송제어신호(GIO_FEED_PU)는 로우레벨로 된다. 한편, 제 2 전송제어신호 생성부(820)에서 노어게이트(NR51)는 로우레벨의 신호를 출력하고 PMOS(P42)는 인버터(IV54)로부터 출력되는 하이레벨의 신호에 응답하여 턴-오프된다. NMOS(N42)는 하이레벨의 데이터(MA_DATA)에 응답하여 턴-온되므로, 전송제어신호(GIO_FEED_PD)도 로우레벨의 상태를 유지한다.
이어서, 도 5의 데이터 전송부(200)에서 낸드게이트(ND10)는 하이레벨의 데이터(MA_DATA)와 로우레벨의 전송제어신호(GIO_FEED_PU)를 입력받아 하이레벨의 신호를 출력하고, PMOS(P10)는 이에 응답하여 턴-오프된다. 그리고, 노어게이트(NR10)는 하이레벨의 데이터(MA_DATA)와 로우레벨의 전송제어신호(GIO_FEED_PD)를 입력받아 로우레벨의 신호를 출력하고, NMOS(N10)도 턴-오프된다. 이와 같이, 본 실시예에서 데이터 전송부(200)는 데이터(MA_DATA)가 로우레벨에서 하이레벨로 천이된 뒤 대략 제 1 지연구간(T1)이 더 경과하게 되면 턴-오프된다. 결국, 데이터 전송부(200)는 글로벌 데이터 버스 라인에 실린 데이터(GIO_DATA)가 외부전압(VDD) 레벨까지 완전히 구동되지 않은 상태에서 구동동작을 멈추게 되므로, 글로벌 데이터 버스 라인 상의 데이터, 특히 노드(B) 상에서의 데이터(GIO_DATA)는 도 3에 도시된 바와 같이 외부전압(VDD) 레벨까지 완전히 스윙하지 않고 그보다 작은 레벨(VDD-α)까지만 구동된다.
이어서, 데이터(MA_DATA)가 하이레벨에서 로우레벨로 천이되면, 도 8의 전송제어부(800)에서 PMOS(P41)는 턴-온되고 NMOS(N41)는 턴-오프되므로, 전송제어신호(GIO_FEED_PU)는 하이레벨로 천이된다. 그리고, 조절신호(FEED_PD)가 아직 하이레벨이므로 PMOS(P42)는 계속 턴-오프상태를 유지하고, NMOS(N42)도 로우레벨의 데이터(MA_DATA)에 응답하여 턴-오프되지만, 래치부(821)의 동작에 의하여 전송제어신호(GIO_FEED_PD)는 로우레벨의 상태를 계속 유지한다.
도 5에서 노어게이트(NR10)는 로우레벨의 데이터(MA_DATA)와 로우레벨의 전송제어신호(GIO_FEED_PD)를 입력받아 하이레벨의 신호를 출력하고, NMOS(N10)는 하이레벨의 신호에 응답하여 턴-온되어 글로벌 데이터 버스 라인을 로우레벨로 구동하며 데이터(GIO_DATA)는 로우레벨로 천이된다. 한편, 낸드게이트(ND10)는 로우레벨인 데이터(MA_DATA)에 응답하여 하이레벨의 신호를 출력하므로, PMOS(P10)는 턴-오프된다. 따라서, 글로벌 데이터 버스라인을 통하여 로우레벨의 데이터(GIO_DATA)가 전송되고 데이터 수신부(300)는 이를 수신하여 출력하게 된다. 그런데, 본 실시예에 따른 반도체 장치에서는 데이터 전송부(200)가 데이터(GIO_DATA)를 로우레벨로 구동함에 있어 소정 구간 동안만 동작함으로써 데이터(GIO_DATA)가 접지전압 (VSS) 레벨로 풀-스윙하지 않도록 하는 바, 이하 이에 관하여 설명한다.
도 6에서, 데이터 감지부(500)는 로우레벨의 데이터(GIO_DATA)를 입력받아 그 레벨을 감지하고, 이를 접지전압(VSS)레벨로 구동하여 출력한다. 그리고, 지연기(600)는 데이터 감지부(500)로부터 출력되는 로우레벨의 데이터(GIO_DATA1)를 소정구간 지연시킨 지연신호(delay4)와 지연신호(delay8)를 출력한다.
상술한 바와 같이, 지연신호(delay4)와 지연신호(delay8)는 인버터 체인으로 된 지연기(600)의 동작에 의하여 서로 다른 지연구간 만큼 지연된 신호로서, 지연신호(delay4)는 데이터(GIO_DATA)가 로우레벨로 천이된 후 소정 제 1 지연구간(T1)이 경과한 후 로우레벨로 천이되고, 지연신호(delay8)는 데이터(GIO_DATA)가 로우레벨로 천이된 후 소정 제 2 지연구간(T2)이 경과한 후 로우레벨로 천이된다(T1＜T2). 도 7에 도시된 바와 같이, 지연신호(delay4)와 지연신호(delay8)는 지연제어부(700)에 입력되고, 테스트 모드 신호(TEST)의 인에이블여부에 따라 정상동작 모드인 경우에는 지연신호(delay4)가 사용되고 테스트 모드인 경우에는 지연신호(delay8)가 사용된다.
여기서는 정상동작 모드인 경우에 대해 설명하고 있는 바, 테스트 모드 신호(TEST)는 로우레벨로 디스에이블되므로 논리부(710)는 지연신호(delay4)를 출력하고, 논리부(720)는 지연신호(delay8)에 상관없이 로우레벨의 신호를 출력한다. 이에 따라 노어게이트(NR21)는 지연신호(delay4)를 반전시켜 출력하고 노어게이트(NR22)는 이를 다시 반전시켜 조절신호(FEED_PU)를 출력한다. 마찬가지로, 노어게이트(NR23)도 지연신호(delay4)를 반전시켜 출력하고 낸드게이트(NR22)는 이를 다 시 반전시켜 조절신호(FEED_PD)를 출력한다. 상술한 바와 같이, 지연신호(delay4)는 데이터(GIO_DATA)가 로우레벨로 천이된 후 제 1 지연구간(T1)이 경과하면 로우레벨로 천이되는 신호이므로, 조절신호(FEED_UP)는 데이터(GIO_DATA)가 로우레벨로 천이된 후 대략 제 1 지연구간(T1)이 경과한 후 하이레벨에서 로우레벨로 천이된다. 마찬가지로, 조절신호(FEED_PD)도 데이터(GIO_DATA)가 로우레벨로 천이된 후 대략 제 1 지연구간(T1)이 경과한 후 하이레벨에서 로우레벨로 천이된다.
따라서, 데이터(GIO_DATA)가 로우레벨로 천이된 후 제 1 지연구간(T1)이 경과하면, 도 8의 제 2 전송제어신호 생성부(820)에서 노어게이트(NR51)는 로우레벨인 데이터(MA_DATA)와 로우레벨인 조절신호(FEED_PD)를 입력받아 하이레벨의 신호를 출력하고 PMOS(P42)는 인버터(IV54)로부터 출력되는 로우레벨의 신호에 응답하여 턴-온된다. NMOS(N42)는 로우레벨의 데이터(MA_DATA)에 응답하여 턴-오프된다. 따라서, 전송제어신호(GIO_FEED_PD)는 하이레벨로 천이된다. 한편, 제 1 전송제어신호 생성부(810)에서 데이터(MA_DATA)가 로우레벨의 상태에 있으므로, PMOS(P41)는 턴-온상태를 유지하고 NMOS(N41)는 턴-오프상태를 유지한다. 따라서, 전송제어신호(GIO_FEED_PU)는 하이레벨의 상태를 유지한다.
이어서, 도 5의 데이터 전송부(200)에서 노어게이트(NR10)는 로우레벨의 데이터(MA_DATA)와 하이레벨의 전송제어신호(GIO_FEED_PD)를 입력받아 로우레벨의 신호를 출력하므로, NMOS(N10)는 턴-오프된다. 그리고, 낸드게이트(ND10)는 로우레벨의 데이터(MA_DATA)를 입력받아 하이레벨의 신호를 출력하므로, PMOS(P10)는 계속 턴-오프상태를 유지한다. 이와 같이, 본 실시예에서 데이터 전송부(200)는 데이터 (MA_DATA)가 하이레벨에서 로우레벨로 천이된 뒤 대략 제 1 지연구간(T1)이 더 경과하게 되면 턴-오프된다. 결국, 데이터 전송부(200)는 글로벌 데이터 버스 라인에 실린 데이터(GIO_DATA)가 접지전압(VSS) 레벨까지 완전히 구동되지 않은 상태에서 구동동작을 멈추게 되므로, 글로벌 데이터 버스 라인 상의 데이터, 특히 노드(B) 상에서의 데이터(GIO_DATA)는 도 3에 도시된 바와 같이 접지전압(VSS) 레벨까지 완전히 하강하지 않고 그보다 높은 레벨(VSS+β)까지만 하강한다.
정리하면, 본 실시예에 따른 반도체 장치에서, 데이터 전송부(200)는 데이터(MA_DATA)가 로우레벨에서 하이레벨로 천이된 뒤 대략 제 1 지연구간(T1)이 더 경과하게 되면 턴-오프됨으로써 글로벌 데이터 버스 라인에 실린 데이터(GIO_DATA)가 외부전압(VDD) 레벨까지 완전히 상승하지 않은 상태에서 구동동작을 멈추며; 데이터(MA_DATA)가 하이레벨에서 로우레벨로 천이된 뒤에도 대략 제 1 지연구간(T1)이 더 경과하게 되면 턴-오프됨으로써 글로벌 데이터 버스 라인에 실린 데이터(GIO_DATA)가 접지전압(VSS) 레벨까지 완전히 하강하지 않은 상태에서 구동동작을 멈춘다. 이에 따라, 본 실시예에 따르면, 글로벌 데이터 버스 라인 상의 데이터(GIO_DATA)는 도 3에 도시된 바와 같이 외부전압(VDD)보다 낮은 레벨(VDD-α)과 접지부전압(VSS)보다 높은 레벨(VSS+β) 사이를 스윙하므로, 입출력 센스앰프로부터 출력된 데이터를 글로벌 데이터 버스 라인을 통해 전송함에 있어 데이터 전송속도를 증가시킬 수 있으며 고주파 동작환경 하에서도 양호한 동작 특성을 얻을 수 있다. 뿐만 아니라, 본 실시예에 따르면 글로벌 데이터 버스 라인 상의 데이터(GIO_DATA)는 외부전압(VDD)이나 접지전압(VSS)에 치우치지 않으므로, 데이터 수신 부(300)는 데이터의 하이 또는 로우레벨을 정확하게 감지할 수 있어 데이터 오류의 발생도 억제된다.
상기 실시예에서는 주로 정상동작 모드인 경우에 대하여 설명하였으나, 테스트 모드인 경우에도 상기와 동일한 동작에 의하여 데이터(GIO_DATA)의 스윙폭을 줄여 데이터 전송속도를 증가시킬 수 있다. 다만, 테스트 모드인 경우에는 가령 상기 지연구간(T1)보다 더 긴 지연구간(T2)이 경과한 이후에 데이터 전송부(200)의 구동동작을 멈추게 함으로써, 정상동작 모드에 비하여 데이터(GIO_DATA)의 스윙폭이 좀 더 커진다는 점에서는 다소 차이가 있다. 그리고, 필요에 따라서는 테스트 모드일 때의 지연구간(T2)이 정상 동작모드일 때의 지연구간(T1)보다 더 짧게 하는 것도 가능하다.
한편, 상기 실시예에서는 정상동작 모드인지 테스트 모드인지에 따라 지연구간을 달리 선택할 수 있도록 지연제어부(700)라는 구성을 두었으나, 실시 형태에 따라서는 지연기(600)에 의하여 소정 구간 지연된 지연신호가 상기 실시예의 조절신호(FEED_PU)와 조절신호(FEED_PD) 대신 전송제어부(800)에 입력되도록 할 수도 있다. 즉, 글로벌 데이터 버스 라인에 실린 데이터(GIO_DATA)를 지연기(600)에 의하여 소정 지연구간(T3)만큼 지연시킨 신호가 데이터(MA_DATA)와 함께 전송제어부(800)에 입력되도록 함으로써, 데이터(GIO_DATA)의 레벨 천이가 발생한 후 지연구간(T3)이 경과하면 데이터 전송부(200)의 구동동작을 정지시켜 데이터의 스윙폭이 감소되도록 할 수도 있다. 아울러, 테스트 모드인지 정상동작 모드인지에 따라 지 연기(600)에 의한 상기 지연구간(T3) 자체가 변경되도록 할 수도 있다.
본 발명은 비단 DRAM뿐만 아니라 MML(Merged Memory Logic) 등 다양한 반도체 장치에서 입출력 인터페이스 등에 적용 가능하다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치는 입출력 센스앰프로부터 출력된 데이터를 글로벌 데이터 버스 라인을 통해 전송함에 있어, 글로벌 데이터 버스 라인에 실린 데이터의 스윙폭을 줄여 데이터 전송속도를 증가시킴으로써 양호한 고주파 동작 특성을 가진다.

Claims (34)

  1. 제 1 데이터를 입력받고, 이를 소정 레벨로 구동한 제 2 데이터를 데이터 전송라인으로 출력하는 데이터 전송부와;
    상기 데이터 전송라인을 통해 전송된 제 2 데이터를 수신하는 데이터 수신부와;
    상기 데이터 전송부로부터 출력되는 제 2 데이터를 각각 서로 다른 지연구간만큼 지연시킨 복수의 지연신호를 출력하는 지연기와;
    반도체 장치의 동작 모드에 따라 상기 복수의 지연신호 중 어느 하나의 신호를 선택하고, 그 선택된 지연신호의 지연구간에 따라 상기 제 1 데이터의 상기 데이터 전송부에 의한 구동구간을 조절하기 위한 적어도 하나 이상의 조절신호를 출력하는 지연제어부와;
    상기 제 1 데이터와 상기 적어도 하나 이상의 조절신호를 입력받아 상기 데이터 전송부의 동작을 제어하는 적어도 하나 이상의 전송제어신호를 출력하는 전송제어부를 포함하여 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 데이터 전송부는
    상기 적어도 하나 이상의 전송제어신호 중 제 1 전송제어신호와 상기 제 1 데이터를 논리연산하여 그 결과를 출력하는 제 1 논리부와;
    상기 제 1 논리부의 출력신호에 응답하여 상기 데이터 전송부의 출력단을 풀-업 구동하는 풀-업부와;
    상기 적어도 하나 이상의 전송제어신호 중 제 2 전송제어신호와 상기 제 1 데이터를 논리연산하여 그 결과를 출력하는 제 2 논리부와;
    상기 제 2 논리부의 출력신호에 응답하여 상기 데이터 전송부의 출력단을 풀-다운 구동하는 풀-다운부를 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제 1 논리부는 부정논리곱 연산을 수행하고 제 2 논리부는 부정논리합 연산을 수행하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 데이터 수신부는 상기 제 2 데이터를 소정 레벨로 드라이빙하여 출력하는 적어도 하나 이상의 드라이버를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 장치는 상기 데이터 전송부로부터 출력되는 제 2 데이터를 감지하여 소정 레벨로 구동한 결과를 상기 지연기로 공급하는 데이터 감지부를 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 데이터 감지부는 상기 2 데이터를 버퍼링하는 복수의 버퍼를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 지연제어부는
    상기 복수의 지연신호 중 제 1 지연신호와 반도체 장치의 동작모드를 나타내는 동작모드 신호의 반전신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와;
    상기 복수의 지연신호 중 제 2 지연신호와 상기 동작 모드 신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와;
    상기 제 1 논리부로부터의 신호와 제 2 논리부로부터의 신호를 논리연산하는 제 3 논리부와;
    상기 제 1 논리부로부터의 신호와 제 2 논리부로부터의 신호를 논리연산하는 제 4 논리부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 지연제어부는
    상기 제 3 논리부의 출력신호와 리셋신호를 논리연산하여 상기 적어도 하나 이상의 조절신호 중 제 1 조절신호를 출력하는 제 5논리부와;
    상기 제 4 논리부의 출력신호와 리셋신호의 반전신호를 논리연산하여 상기 적어도 하나 이상의 조절신호 중 제 2 조절신호를 출력하는 제 6논리부를 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 5논리부는 부정논리합연산을 수행하고, 제 6논리부는 부정논리곱연산을 수행하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 논리부와 제 2 논리부는 논리곱 연산을 수행하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 3 논리부와 제 4 논리부는 부정논리합 연산을 수행하는 반도체 장치.
  12. 제 7항에 있어서,
    상기 동작모드 신호는 정상동작 모드인지 테스트 모드인지를 구별하기 위해 사용되는 것을 특징으로 하는 반도체 장치
  13. 제 1 항에 있어서,
    상기 전송제어부는,
    상기 제 1 데이터에 응답하여 제 1 노드를 풀-업구동하는 제 1 풀-업부와, 상기 적어도 하나 이상의 조절신호 중 제 1 조절신호와 상기 제 1 데이터를 논리연산하는 제 1 논리부와, 상기 제 1 논리부의 출력신호를 버퍼링하는 제 1 버퍼와, 상기 제 1 버퍼의 출력신호에 응답하여 상기 제 1 노드를 풀-다운구동하는 제 1 풀-다운부를 포함하는 제 1 전송제어신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 논리부는 부정논리곱 연산을 수행하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 1 전송제어신호 생성부는 상기 제 1 노드의 신호를 소정 구간 래치시키는 래치부를 더 포함하는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 전송제어부는,
    상기 적어도 하나 이상의 조절신호 중 제 2 조절신호와 상기 제 1 데이터를 논리연산하는 제 2 논리부와, 상기 제 2 논리부의 출력신호를 버퍼링하는 버퍼와, 상기 버퍼의 출력신호에 응답하여 제 2 노드를 풀-업구동하는 제 2 풀-업부와, 상기 제 1 데이터에 응답하여 상기 제 2 노드를 풀-다운 구동하는 제 2 풀-다운부를 포함하는 제 2 전송제어신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 2 논리부는 부정논리합 연산을 수행하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 2 전송제어신호 생성부는 상기 제 2 노드의 신호를 소정 구간 래치시키는 래치부를 더 포함하는 반도체 장치.
  19. 제 1 항에 있어서,
    상기 지연제어부는 정상동작 모드인지 테스트 모드인지에 따라 상기 복수의 지연신호 중 어느 하나의 신호를 선택하는 것을 특징으로 하는 반도체 장치.
  20. 제 1 항에 있어서,
    상기 제 1 데이터는 입출력 센스앰프로부터 출력된 신호인 반도체 장치.
  21. 제 1 항에 있어서,
    상기 데이터 전송라인은 글로벌 데이터 버스라인인 것을 특징으로 하는 반도체 장치.
  22. 제 1 데이터를 입력받고, 이를 소정 레벨로 구동한 제 2 데이터를 데이터 전송라인으로 출력하는 데이터 전송부와;
    상기 데이터 전송라인을 통해 전송된 제 2 데이터를 수신하는 데이터 수신부와;
    상기 데이터 전송부로부터 출력되는 제 2 데이터를 소정구간 지연시킨 지연신호를 출력하는 지연기와;
    상기 제 1 데이터와 상기 지연기로부터의 지연신호를 입력받고, 상기 지연신호의 지연구간에 따라 상기 제 1 데이터의 구동구간을 조절하도록 상기 데이터 전송부의 동작을 제어하는 제 1 전송제어신호와 제 2 전송제어신호를 출력하는 전송제어부를 포함하여 구성되는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 데이터 전송부는
    상기 제 1 데이터와 제 1 전송제어신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와;
    상기 제 1 논리부의 출력신호에 응답하여 상기 데이터 전송부의 출력단을 풀-업 구동하는 풀-업부와;
    상기 제 1 데이터와 제 2 전송제어신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와;
    상기 제 2 논리부의 출력신호에 응답하여 상기 데이터 전송부의 출력단을 풀-다운 구동하는 풀-다운부를 포함하는 반도체 장치.
  24. 제 23항에 있어서,
    상기 제 1 논리부는 부정논리곱 연산을 수행하고 제 2 논리부는 부정논리합 연산을 수행하는 반도체 장치.
  25. 제 22 항에 있어서,
    상기 반도체 장치는 상기 데이터 전송부로부터 출력되는 제 2 데이터를 감지하여 소정 레벨로 구동한 결과를 상기 지연기로 공급하는 데이터 감지부를 더 포함하는 반도체 장치.
  26. 제 25 항에 있어서,
    상기 데이터 감지부는 상기 2 데이터를 버퍼링하는 복수의 버퍼를 포함하는 반도체 장치.
  27. 제 22 항에 있어서,
    상기 지연기는 정상 동작 모드일 때 및 테스트 모드일 때 상기 제 2 데이터를 각각 서로 다른 지연구간만큼 지연시켜 출력하는 반도체 장치.
  28. 제 22 항에 있어서,
    상기 전송제어부는,
    상기 제 1 데이터에 응답하여 제 1 노드를 풀-업구동하는 제 1 풀-업부와, 상기 제 1 데이터와 상기 지연기로부터의 지연신호를 논리연산하는 제 1 논리부와, 상기 제 1 논리부의 출력신호를 버퍼링하는 제 1 버퍼와, 상기 제 1 버퍼의 출력신호에 응답하여 상기 제 1 노드를 풀-다운구동하는 제 1 풀-다운부를 포함하는 제 1 전송제어신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  29. 제 28 항에 있어서,
    상기 제 1 논리부는 부정논리곱 연산을 수행하는 반도체 장치.
  30. 제 28 항에 있어서,
    상기 제 1 전송제어신호 생성부는 상기 제 1 노드의 신호를 소정 구간 래치시키는 래치부를 더 포함하는 반도체 장치.
  31. 제 28 항에 있어서,
    상기 전송제어부는,
    상기 제 1 데이터와 상기 지연기로부터의 지연신호를 논리연산하는 제 2 논리부와, 상기 제 2 논리부의 출력신호를 버퍼링하는 버퍼와, 상기 버퍼의 출력신호에 응답하여 제 2 노드를 풀-업구동하는 제 2 풀-업부와, 상기 제 1 데이터에 응답하여 상기 제 2 노드를 풀-다운 구동하는 제 2 풀-다운부를 포함하는 제 2 전송제어신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  32. 제 31 항에 있어서,
    상기 제 2 논리부는 부정논리합 연산을 수행하는 반도체 장치.
  33. 제 31 항에 있어서,
    상기 제 2 전송제어신호 생성부는 상기 제 2 노드의 신호를 소정 구간 래치 시키는 래치부를 더 포함하는 반도체 장치.
  34. 제 22 항에 있어서,
    상기 제 1 데이터는 입출력 센스앰프로부터 출력된 신호이고, 상기 데이터 전송라인은 글로벌 데이터 버스라인인 것을 특징으로 하는 반도체 장치.
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