JP2009123323A - テスト回路を含む半導体メモリ装置 - Google Patents

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Abstract

【課題】本発明は、テスト時間を減少させるテスト回路を含む半導体メモリ装置を提供する。
【解決手段】本発明は、テストモード信号及び半導体メモリ装置のスタンバイ状態情報を提供するスタンバイ信号に応じて、スタンバイ状態で前記半導体メモリ装置に漏れ電流を発生させるテスト回路を含む。また、他の発明は、テストモードが活性化し、半導体メモリ装置のスタンバイ状態時、前記半導体メモリ装置の動作時の動作電流と同一の電流量を有する漏れ電流を発生させるテスト回路を含む。
【選択図】図２

Description

本発明は、半導体メモリ装置に関し、特に、テスト回路を含む半導体メモリ装置に関する。
一般に、半導体メモリ装置の製造工程が完了した際、所定のテスト装備を用いて半導体メモリ装置が正常に動作するか否かをテストして、良品及び不良品を選別する（例えば、特許文献１）。具体的に、半導体メモリ装置の検証のために、テスターから提供するデータをメモリセルに書き込み、書き込んだデータを読み出すテスト過程を経る。
図１は、従来の半導体メモリ装置１及びテスター２の関係を示す概念的なブロック図である。
図１に示すように、半導体メモリ装置１及びテスター２間には、書き込み及び読み出しが可能であるように、電源ライン、例えば外部供給電源(ＶＤＤ)及び接地電源(ＶＳＳ)がそれぞれ連結している。しかしながら、このような電源ラインには、不所望の寄生のＲ(resistance)、Ｌ(inductance)、Ｃ(capacitance)成分及びテスター２の電源供給部の特性により、半導体メモリ装置１の外部供給電源(ＶＤＤ)に電源ノイズが発生し得る。よって、半導体メモリ装置が動作しない状態の場合には、電流消耗が小さく、テスターの電源供給部もスタンバイ状態になる。ここに、半導体メモリ装置が書き込み又は読み出しを開始したときに電流消耗は増加する。これにより、電源ラインのＲ、Ｌ、Ｃ成分及びテスター２の応答特性により、外部供給電源(ＶＤＤ)レベルの瞬間的な変動が発生し得る。したがって、半導体メモリ装置の書き込み又は読み出しの動作の初期には、テスター２からの電源レベルが不安であるため、所定のダミーサイクル、すなわちテスト結果に反映されない書き込み又は読み出しの動作を行った後、電源レベルが安定してから書き込み及び読み出しに対するテストを行う。これにより、テストの時間が増大し得る。
特開平８−２７９５４２号公報
本発明の目的は、テスト時間を減少させるテスト回路を含む半導体メモリ装置を提供することにある。
本発明の目的を達成するために、本発明の一実施形態による半導体メモリ装置は、テストモード信号及び半導体メモリ装置のスタンバイ状態情報を提供するスタンバイ信号に応じて、前記スタンバイ状態で前記半導体メモリ装置に漏れ電流を発生させるテスト回路を含む。
また、本発明の他の実施形態による半導体メモリ装置は、テストモードが活性化し、半導体メモリ装置のスタンバイ状態時、前記半導体メモリ装置の動作時の動作電流と同一の電流量を有する漏れ電流を発生させるテスト回路を含む。
本発明の一実施形態によるテスト回路は、書き込み又は読み出しの動作時に流れる動作電流に対応する量の漏れ電流を半導体メモリ装置のスタンバイ状態で流すことができる。これにより、スタンバイモードから書き込み又は読み出しモードに動作モードが転換しても、流れる電流の量を一定にすることで、電源の瞬間的な変動を防止できる。
以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。
図２は、本発明の一実施形態によるテスト回路１０の概略的なブロック図である。
図２に示すように、テスト回路１０は、テストモード信号(ＴＭ＿ＬＥＡＫ)及びスタンバイ信号(ＩＤＬＥ)を受信して、半導体メモリ装置のスタンバイ状態で漏れ電流(ＩＴＬＥＡＫ)を発生させる。このようなテスト回路１０は、電流シンクイネーブル信号生成部１００及び電流シンク部２００を含む。テストモード信号(ＴＭ＿ＬＥＡＫ)は、テスト時に漏れ電流(ＩＴＬＥＡＫ)を流す状況で活性化する任意のテストモード信号として例示する。ここで、テストモード信号(ＴＭ＿ＬＥＡＫ）は、ＭＲＳ(Mode Register Set)又はＴＭＲＳ(Test Mode Register Set)から提供される信号として例示する。
よって、本発明の一実施形態によるテスト回路１０は、活性化したテストモード信号(ＴＭ＿ＬＥＡＫ)及び活性化したスタンバイ信号(ＩＤＬＥ)を受信したときに、半導体メモリ装置のスタンバイ状態でも漏れ電流(ＩＴＬＥＡＫ)を発生させることができる。
従来には、半導体メモリ装置が、スタンバイ状態から書き込み又は読み出しモードに動作モードが急に変化する場合、電流の差異が大きくなるため、テスターの電源供給部から提供する電源の瞬間的な変動が発生した。
しかしながら、本発明の一実施形態によるテスト回路１０は、書き込み又は読み出しの動作時に流れる動作電流に対応する量の漏れ電流(ＩＴＬＥＡＫ)をスタンバイ状態で流すことができる。これにより、スタンバイモードから書き込み又は読み出しモードに動作モードが転換しても、電流の差異の発生を防止することで、テスターの電源の瞬間的な変動を防止できる。
図３は、電流シンクイネーブル信号生成部１００の回路図である。
図３に示すように、電流シンクイネーブル信号生成部１００は、遅延部１１０、第１及び第２の論理積ゲート(ＡＮＤ１、ＡＮＤ２)を含む。
電流シンクイネーブル信号生成部１００は、テストモード信号(ＴＭ＿ＬＥＡＫ)及びスタンバイ信号(ＩＤＬＥ)を受信して、電流シンクイネーブル信号(ＴＩＤＬＥ)を生成する。すなわち、テストモード信号(ＴＭ＿ＬＥＡＫ)及びスタンバイ信号(ＩＤＬＥ)が活性化したときに、電流シンクイネーブル信号(ＴＩＤＬＥ)を生成する。
第１の論理積ゲート(ＡＮＤ１)は、スタンバイ信号(ＩＤＬＥ)及び遅延されたスタンバイ信号を受信する。第２の論理積ゲート(ＡＮＤ２)は、テストモード信号(ＴＭ＿ＬＥＡＫ)及び第１の論理積ゲート(ＡＮＤ１)の出力信号を受信して、論理積演算した後、電流シンクイネーブル信号(ＴＩＤＬＥ)を生成する。ここで、遅延部１１０は、図示していないが、複数の遅延素子を含む。遅延部１１０は、半導体メモリ装置が、書き込み又は読み出しモードからスタンバイモードに転換するとき、所定の遅延時間後に、電流シンクイネーブル信号(ＴＩＤＬＥ)を生成するように構成される。したがって、遅延部１１０を構成する遅延素子の数は、このような動作転換時、安定した動作を遂行できる程度の充分な時間を考慮して決定されるべきである。
一方、半導体メモリ装置のスタンバイモードの情報を提供するスタンバイ信号(ＩＤＬＥ)の生成については、図４を参照して説明する。
図４及び図５は、スタンバイ信号生成部１５０の概念的なブロック図及び詳細ブロック図である。
図４及び図５に示すように、スタンバイ信号生成部１５０は、バンク別アクティブ信号である複数のアクティブ信号(ＡＣＴ＜０：ｉ＞)と、バンク別プリチャージ信号である複数のプリチャージ信号(ＰＲＥ＜０：ｉ＞)とを受信する。具体的に、スタンバイ信号生成部１５０は、アクティブ信号(ＡＣＴ＜０：ｉ＞)に応じて非活性化していて、プリチャージ信号(ＰＲＥ＜０：ｉ＞)に応じて活性化するスタンバイ信号(ＩＤＬＥ)を生成する。
より詳細に説明すると、スタンバイ信号生成部１５０は、複数のバンクアクティブ信号生成部１５１ａ、１５１ｂ、１５１ｃ、バンクアクティブ信号組合部１５２及び反転部１５３を含む。ここで、複数のバンクアクティブ信号生成部１５１ａ、１５１ｂ、１５１ｃは、各バンクに対応して具備されるものとして例示する。
まず、第１のバンクアクティブ信号生成部１５１ａは、第１〜第４のインバータ(ＩＮＶ１〜ＩＮＶ４)と、第１及び第２のナンドゲート(ＮＤ１、ＮＤ２)とを含む。よって、第１のナンドゲート(ＮＤ１)は、第１のインバータ(ＩＮＶ１)を経由して反転されたバンク０のアクティブ信号(ＡＣＴ０)及び第２のナンドゲート(ＮＤ２)の出力信号を受信して、ナンド演算を行う。このような第１のナンドゲート(ＮＤ１)は、バンク０のアクティブ信号(ＡＣＴ０)の立ち上がりエッジにトリガされて、ノードａの信号レベルを反転させることができる。一方、第２のナンドゲート(ＮＤ２)は、反転されたバンク０のプリチャージ信号(ＰＲＥ０)及びノードａの信号を受信して、ナンド演算を行う。このような第２のナンドゲート(ＮＤ２)は、バンク０のプリチャージ信号(ＰＲＥ０)の立ち上がりエッジにトリガされて、第２のナンドゲート(ＮＤ２)の出力信号を反転させることができる。換言すれば、第１のバンクアクティブ信号生成部１５１ａは、受信されたバンク０のアクティブ信号(ＡＣＴ０)及びバンク０のプリチャージ信号(ＰＲＥ０)により、バンク０が活性化状態であるか否かを通知する第１のバンクアクティブ信号(ＢＡ０)を提供する。一方、受信される信号によって出力されるバンクアクティブ信号が異なる以外は、バンク別に具備されるバンクアクティブ信号生成部１５１ａ、１５１ｂ、１５１ｃの構成及び動作原理は同様であるため、重複する説明は省略する。
バンクアクティブ信号組合部１５２は、ノアゲート(ＮＯＲ)及び第５のインバータ(ＩＮＶ５)を含む。
ノアゲート(ＮＯＲ)は、何れか一つでも活性化したバンクアクティブ信号(ＢＡ０、ＢＡ１、ＢＡ２・・・)を受信したときに、ローレベルを提供する。第５のインバータ(ＩＮＶ５)は、ノアゲート(ＮＯＲ)の出力信号を受信して反転させる。このように、バンクアクティブ信号組合部１５２は、バンクアクティブ信号(ＢＡ０、ＢＡ１、ＢＡ２・・・)を組合して、半導体メモリ装置が活性化状態であるか否かを通知するチップアクティブ信号(ＣＨＩＰＡＣＴ)を提供する。
反転部１５３は、バンクアクティブ信号組合部１５２の出力信号を受信して、チップアクティブ信号(ＣＨＩＰＡＣＴ)を反転させることで、スタンバイ信号(ＩＤＬＥ)を提供する。反転部１５３は、第６のインバータ(ＩＮＶ６)を含む。
すなわち、反転部１５３は、活性化したチップアクティブ信号(ＣＨＩＰＡＣＴ)を受信したときに、非活性化したスタンバイ信号(ＩＤＬＥ)を提供し、非活性化したチップアクティブ信号(ＣＨＩＰＡＣＴ)を受信したときに、活性化したスタンバイ信号(ＩＤＬＥ)を提供する。
引続き、図５を参照して、スタンバイ信号生成部１５０の動作を説明する。
例えば、第１のバンクアクティブ信号生成部１５１ａがバンク０に具備されたセル(図示せず)を活性化させる、活性化したアクティブ信号(ＡＣＴ０)を受信したときに、ローレベルを受信する第１のナンドゲート(ＮＤ１)により、ノードａのレベルはハイレバルになる。ノードａの信号が第３及び第４のインバータ(ＩＮＶ３、ＩＮＶ４)を経由することにより、活性化したハイレバルのバンク０のアクティブ信号(ＢＡ０)を生成できる。仮りに、第１のバンクアクティブ信号生成部１５１ａが、非活性化したアクティブ信号(ＡＣＴ０)及び活性化したプリチャージ信号(ＰＲＥ０)を受信したときに、活性化したプリチャージ信号(ＰＲＥ０)に応じて第２のナンドゲート(ＮＤ２)がハイレバルを出力する。第１のナンドゲート(ＮＤ１)の一側の受信端子には、非活性化したアクティブ信号(ＡＣＴ０)を受信するので、第１のナンドゲート(ＮＤ１)のナンド演算により、ノードａはローレベルになる。よって、第１のバンクアクティブ信号生成部１５１ａは、ローレベルの非活性化したバンク０のアクティブ信号(ＢＡ０)を生成する。
これにより、各バンク別に具備されたバンクアクティブ信号生成部１５１ａ、１５１ｂ、１５１ｃにおいて、何れか一つでも活性化したバンクアクティブ信号(ＢＡ０、ＢＡ１、ＢＡ２・・・)を提供したときに、ノアゲート(ＮＯＲ)及び第５のインバータ(ＩＮＶ５)により、ハイレバルのチップアクティブ信号(ＣＨＩＰＡＣＴ)を提供すると同時に、非活性化したローレベルのスタンバイ信号(ＩＤＬＥ)を提供する。仮りに、各バンク別に具備されたバンクアクティブ信号生成部１５１ａ、１５１ｂ、１５１ｃにおいて、何れも非活性化したバンクアクティブ信号(ＢＡ０、ＢＡ１、ＢＡ２・・・)を提供したときに、ノアゲート(ＮＯＲ)及び第５のインバータ(ＩＮＶ５)により、ローレベルの非活性化したチップアクティブ信号(ＣＨＩＰＡＣＴ)を提供すると同時に、活性化したハイレバルのスタンバイ信号(ＩＤＬＥ)を提供する。
換言すれば、スタンバイ信号生成部１５０は、全てのバンクが活性化したか否かを確認した後、何れか一つのバンクでも活性化すれば、半導体メモリ装置が活性化状態であることを通知するように、非活性化したスタンバイ信号(ＩＤＬＥ)を提供する。しかしながら、スタンバイ信号生成部１５０の全てのバンクが活性化状態でなく、プリチャージ命令によりプリチャージ状態に転換されれば、半導体メモリ装置がスタンバイモードであることを通知する、活性化したスタンバイ信号(ＩＤＬＥ)を提供できる。このような経路により生成されたスタンバイ信号(ＩＤＬＥ)は、確実にチップが活性化状態でないことを通知すると同時に、スタンバイ状態であることを通知する感知信号としての役割を果す。
図６は、図２による電流シンク部２００の回路図である。
電流シンク部２００は、活性化した電流シンクイネーブル信号(ＴＩＤＬＥ)を受信したときに、電流をシンクして漏れ電流(ＩＴＬＥＡＫ)を発生させる。
電流シンク部２００は、バッファ部２１０及び電流駆動部２２０を含む。
バッファ部２１０は、電流シンクイネーブル信号(ＴＩＤＬＥ)を安定化した信号にバッファリングする。ここで、電流シンクイネーブル信号(ＴＩＤＬＥ)が十分に安定した信号であれば、バッファ部２１０は省略し得る。
電流駆動部２２０は、第１のＮＭＯＳトランジスタ(Ｎ１)を含む。第１のＮＭＯＳトランジスタ(Ｎ１)は、バッファリングした電流シンクイネーブル信号(ＴＩＤＬＥ)を受信するゲートと、外部供給電源(ＶＤＤ)が印加されるドレーンと、接地電源(ＶＳＳ)に連結したソースとを含む。
したがって、電流シンク部２００は、活性化した電流シンクイネーブル信号(ＴＩＤＬＥ)を受信したときに、第１のＮＭＯＳトランジスタ(Ｎ１)をターンオンさせる。これにより、電流シンク部２００は、外部供給電源(ＶＤＤ)から接地電源(ＶＳＳ）に電流がシンクされて貫通電流が流れ、この貫通電流はスタンバイ状態で流れる漏れ電流(ＩＴＬＥＡＫ)になる。
このとき、漏れ電流(ＩＴＬＥＡＫ)の量は、半導体メモリ装置の読み出し又は書き込みの動作時に流れる動作電流と実質的に同一の電流量を有するように調整される。これは、第１のＮＭＯＳトランジスタ(Ｎ１)のゲートの幅や長さ等のサイジングを通じてこれを満足するようにする。
図７は、他の実施形態による電流シンク部２００の回路図である。
他の実施形態による電流シンク部２００は、より微細に漏れ電流(ＩＴＬＥＡＫ)の量を調整できる。
電流シンク部２００は、電流制御部２３０及び電流調整部２４０を含む。
電流制御部２３０は、第２のＮＭＯＳトランジスタ(Ｎ２)を含む。第２のＮＭＯＳトランジスタ(Ｎ２)は、電流シンクイネーブル信号(ＴＩＤＬＥ)を受信するゲートと、外部供給電源(ＶＤＤ)が印加されるソースと、電流調整部２４０に連結したドレーンとを含む。第２のＮＭＯＳトランジスタ(Ｎ２)は、活性化した電流シンクイネーブル信号(ＴＩＤＬＥ)を受信したときに、ターンオンされる。
電流調整部２４０は、第３〜第６のＮＭＯＳトランジスタ(Ｎ３〜Ｎ６)を含む。第３〜第６のＮＭＯＳトランジスタ(Ｎ３〜Ｎ６)は、並列に具備されてそれぞれ第１〜第４のイネーブル信号(ＴＭＥＮ０〜ＴＭＥＮ３)に応じてターンオンされる。すなわち、第３〜第６のＮＭＯＳトランジスタ(Ｎ３〜Ｎ６)は、第１〜第４のイネーブル信号(ＴＭＥＮ０〜ＴＭＥＮ３)をそれぞれ受信するゲートと、共通ノードｂに連結したドレーンと、接地電源(ＶＳＳ)に連結したソースとを含む。ここで、第１〜第４のイネーブル信号(ＴＭＥＮ０〜ＴＭＥＮ３)は、説明の便宜上、特定のテストモードのコード組合に活性化する信号である第１〜第４のイネーブル信号(ＴＭＥＮ０〜ＴＭＥＮ３)として例示するが、これに制限されるものでない。但し、第３〜第６のＮＭＯＳトランジスタ(Ｎ３〜Ｎ６)をそれぞれターンオンできるイネーブル信号であれば可能である。
図７を参照して、電流シンク部２００の動作について一実施形態と違う点だけを説明する。
他の実施形態による電流シンク部２００は、活性化した電流シンクイネーブル信号(ＴＩＤＬＥ)を受信したときに、漏れ電流(ＩＴＬＥＡＫ)を流す準備をする。
このとき、漏れ電流(ＩＴＬＥＡＫ)の量は、前述したように、動作電流と実質的に同量が流れるように制御しなければならない。他の実施形態では、このような電流の量を微細に調整するように、電流調整部２４０の第３〜第６のＮＭＯＳトランジスタ(Ｎ３〜Ｎ６)をそれぞれターンオンさせながら、微細に調節できる。すなわち、第１〜第４のイネーブル信号(ＴＭＥＮ０〜ＴＭＥＮ３)によりターンオンされるトランジスタの数が増加するほど、漏れ電流(ＩＴＬＥＡＫ)の量が微細に増加する。よって、所望の漏れ電流(ＩＴＬＥＡＫ)の量が流れるように微細に調整できる。
図８は、図２によるテスト回路の動作を示すタイミング図である。
図２〜図８を参照して、テスト回路の動作を説明する。
アクティブ命令(ＡＣＴ)が入ると、半導体メモリ装置は、活性化状態であるから、スタンバイ信号(ＩＤＬＥ)は非活性化する。非活性化したスタンバイ信号(ＩＤＬＥ)に応じて、電流シンクイネーブル信号(ＴＩＤＬＥ)も非活性化する。このとき、半導体メモリ装置は、動作状態である場合、動作電流(ＩＯＰ)がＡの量だけ流れる。
次に、プリチャージ命令(ＰＲＥ)が入ると、本発明の一実施形態により活性化したスタンバイ信号(ＩＤＬＥ)を生成する。活性化したスタンバイ信号(ＩＤＬＥ)に応じて、電流シンクイネーブル信号(ＴＩＤＬＥ)も活性化する。このとき、半導体メモリ装置は、スタンバイ状態であれば、漏れ電流(ＩＴＬＥＡＫ)がＢの量だけ流れる。ここで、動作電流(ＩＯＰ)のＡの電流量と、漏れ電流(ＩＴＬＥＡＫ)のＢの量とは実質的に同一である。
つまり、本発明の一実施形態によれば、動作時に流れる動作電流だけ、テスト時には半導体メモリ装置のスタンバイ状態でも任意に漏れ電流が流すことになる。これにより、半導体メモリ装置のスタンバイモードから動作モードに転換する際、電流の差異及び電源ラインの寄生成分により、電源の不安な状態を防止し、常に安定した電源で供給できる。よって、テスト電源の所定の安定した時間の以後にテストすることを低減して、直ぐにテストすることで、テスト時間を減少できる。
一般の半導体メモリ装置とテスターとの概念的な関係を示すブロック図である。 本発明の一実施形態によるテスト回路のブロック図である。 図２による電流シンクイネーブル信号生成部の回路図である。 スタンバイ信号生成部の概念的なブロック図である。 スタンバイ信号生成部の詳細ブロック図である。 図２による電流シンク部の回路図である。 他の実施形態による電流シンク部の回路図である。 図２によるテスト回路の動作を示すタイミング図である。
符号の説明
１…半導体メモリ装置
２…テスター
１０…テスト回路
１００…電流シンクイネーブル信号生成部
１１０…遅延部
１５０…スタンバイ信号生成部
１５１ａ、１５１ｂ、１５１ｃ…バンクアクティブ信号生成部
１５２…バンクアクティブ信号組合部
１５３…反転部
２００…電流シンク部
２１０…バッファ部
２２０…電流駆動部
２３０…電流制御部
２４０…電流調整部

Claims (20)

  1. テストモード信号及び半導体メモリ装置のスタンバイ状態情報を提供するスタンバイ信号に応じて、前記スタンバイ状態で前記半導体メモリ装置に漏れ電流を発生させるテスト回路を含むことを特徴とする半導体メモリ装置。
  2. 前記テスト回路は、
    前記テストモード信号及び前記スタンバイ信号を受信して、電流シンクイネーブル信号を生成する電流シンクイネーブル信号生成部と、
    前記電流シンクイネーブル信号生成部に連結しており、前記活性化した電流シンクイネーブル信号に応じて電流をシンクして漏れ電流を発生させる電流シンク部と
    を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記電流シンクイネーブル信号生成部は、活性化した前記テストモード信号及び活性化した前記スタンバイ信号に応じて、前記スタンバイ信号より遅延された前記電流シンクイネーブル信号を生成することを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記電流シンク部は、前記活性化した電流シンクイネーブル信号に応じて、外部供給電源から接地電源に電流をシンクして貫通電流を流すことを特徴とする請求項２に記載の半導体メモリ装置。
  5. 前記電流シンク部は、
    前記電流シンクイネーブル信号をバッファリングするバッファ部と、
    前記バッファ部に連結しており、前記バッファ部の出力信号に応じて駆動されることで、貫通電流が流れる電流駆動部と
    を含むことを特徴とする請求項２に記載の半導体メモリ装置。
  6. 前記電流シンク部は、
    前記活性化した電流シンクイネーブル信号に応じて活性化する電流制御部と、
    前記電流制御部の出力端に連結している複数の駆動素子を含み、前記ターンオンされた複数の駆動素子の数に比例して前記漏れ電流の量が調節される電流調整部と
    を含むことを特徴とする請求項２に記載の半導体メモリ装置。
  7. 前記スタンバイ信号を生成するスタンバイ信号生成部をさらに含み、
    前記スタンバイ信号生成部は、
    バンク別に具備されてアクティブ命令に応じて活性化したバンク別バンクアクティブ信号を提供する複数のバンクアクティブ信号生成部と、
    前記バンクアクティブ信号生成部に連結しており、前記バンク別バンクアクティブ信号を受信し組合して、前記半導体メモリ装置の活性化状態情報であるチップアクティブ信号を提供するバンクアクティブ信号組合部と、
    前記バンクアクティブ信号組合部に連結しており、前記チップアクティブ信号を受信して反転させることで、前記スタンバイ信号を提供する反転部と
    を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  8. それぞれの前記バンクアクティブ信号生成部は、アクティブ信号及びプリチャージ信号を受信して、活性化した前記アクティブ信号に応じて活性化した当該バンクの前記バンクアクティブ信号を提供し、活性化した前記プリチャージ信号に応じて当該バンクの前記バンクアクティブ信号を提供することを特徴とする、請求項７に記載の半導体メモリ装置。
  9. 前記バンクアクティブ信号組合部は、
    少なくとも何れか一つの活性化したバンク別前記バンクアクティブ信号を受信したときに第１のレベルの出力信号を提供し、
    全ての非活性化した前記バンクアクティブ信号を受信したときに、第２のレベルの出力信号を提供する
    ことを特徴とする請求項７に記載の半導体メモリ装置。
  10. 前記反転部は、
    前記第１のレベルの出力信号を受信したときに、これと反転した前記第２のレベルの非活性化した前記スタンバイ信号を提供し、
    前記第２のレベルの出力信号を受信したときに、これと反転された前記第１のレベルの活性化した前記スタンバイ信号を提供する
    ことを特徴とする請求項９に記載の半導体メモリ装置。
  11. テストモードが活性化し、半導体メモリ装置のスタンバイ状態時、前記半導体メモリ装置の動作時の動作電流と同一の電流量を有する漏れ電流を発生させるテスト回路を含むことを特徴とする半導体メモリ装置。
  12. 前記テスト回路は、
    前記テストモード信号及び前記スタンバイ信号を受信して、電流シンクイネーブル信号を生成する電流シンクイネーブル信号生成部と、
    前記電流シンクイネーブル信号生成部に連結しており、前記活性化した電流シンクイネーブル信号に応じて電流をシンクして漏れ電流を発生させる電流シンク部と
    を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記電流シンクイネーブル信号生成部は、活性化した前記テストモード信号及び活性化した前記スタンバイ信号に応じて、前記スタンバイ信号より遅延された前記電流シンクイネーブル信号を生成することを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記電流シンク部は、前記活性化した電流シンクイネーブル信号に応じて、外部供給電源から接地電源に電流をシンクして貫通電流を流すことを特徴とする請求項１２に記載の半導体メモリ装置。
  15. 前記電流シンク部は、
    前記電流シンクイネーブル信号をバッファリングするバッファ部と、
    前記バッファ部に連結しており、前記バッファ部の出力信号に応じて駆動されることで、貫通電流が流れる電流駆動部と
    を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
  16. 前記電流シンク部は、
    前記活性化した電流シンクイネーブル信号に応じて活性化する電流制御部と、
    前記電流制御部の出力端に連結している複数の駆動素子を含み、前記ターンオンされた複数の駆動素子の数に比例して前記漏れ電流の量が調節される電流調整部と
    を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
  17. 前記スタンバイ信号を生成するスタンバイ信号生成部をさらに含み、
    前記スタンバイ信号生成部は、
    バンク別に具備されてアクティブ命令に応じて活性化したバンク別バンクアクティブ信号を提供する複数のバンクアクティブ信号生成部と、
    前記バンクアクティブ信号生成部に連結しており、前記バンク別バンクアクティブ信号を受信し組合して、前記半導体メモリ装置の活性化状態情報であるチップアクティブ信号を提供するバンクアクティブ信号組合部と、
    前記バンクアクティブ信号組合部に連結しており、前記チップアクティブ信号を受信して反転させることで、前記スタンバイ信号を提供する反転部と
    を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
  18. それぞれの前記バンクアクティブ信号生成部は、アクティブ信号及びプリチャージ信号を受信して、活性化した前記アクティブ信号に応じて活性化した当該バンクの前記バンクアクティブ信号を提供し、活性化した前記プリチャージ信号に応じて当該バンクの前記バンクアクティブ信号を提供することを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記バンクアクティブ信号組合部は、
    少なくとも何れか一つの活性化したバンク別前記バンクアクティブ信号を受信したときに、第１のレベルの出力信号を提供し、
    全ての非活性化した前記バンクアクティブ信号を受信したときに、第２のレベルの出力信号を提供する
    ことを特徴とする請求項１７に記載の半導体メモリ装置。
  20. 前記反転部は、
    前記第１のレベルの出力信号を受信したときに、これと反転した前記第２のレベルの非活性化した前記スタンバイ信号を提供し、
    前記第２のレベルの出力信号を受信したときに、これと反転された前記第１のレベルの活性化した前記スタンバイ信号を提供する
    ことを特徴とする請求項１９に記載の半導体メモリ装置。
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