KR100307634B1 - 전류제어 회로 및 이를 구비하는 패킷 방식 반도체 메모리장치 - Google Patents

전류제어 회로 및 이를 구비하는 패킷 방식 반도체 메모리장치 Download PDF

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Abstract

VOH 및 VOL의 변화를 최소화하고 신속하고 정확하게 정상상태의 분배전압을 얻을 수 있는 전류제어 회로 및 이를 구비하는 패킷 방식 반도체 메모리장치가 개시된다. 상기 전류제어 회로는, 전류제어 인에이블 신호에 응답하여 제1패드의 전압(VOH)을 그대로 전달하는 제1차동증폭형 버퍼, 상기 전류제어 인에이블 신호에 응답하여 제2패드의 전압(VOL)을 그대로 전달하는 제2차동증폭형 버퍼, 및 상기 제1차동증폭형 버퍼의 출력과 상기 제2차동증폭형 버퍼의 출력 사이의 전압을 분배하여 분배전압을 출력하는 전류미러형 전압 분배기를 구비하는 것을 특징으로 한다. 따라서 상기 전류제어 회로를 구비하는 패킷 방식 반도체 메모리장치에서는 상기 전류제어 회로가 VOH 및 VOL의 변화를 최소화하고 신속하고 정확하게 정상상태의 분배전압을 얻음으로써 상기 제2패드를 구동하는 출력 드라이버의 전류 구동능력이 빠르게 조절될 수 있는 장점이 있다.

Description

전류제어 회로 및 이를 구비하는 패킷 방식 반도체 메모리장치{Current control circuit and packet type semiconductor memory device including the same}
본 발명은 패킷 방식 반도체 메모리장치에 관한 것으로, 특히 패킷 방식 반도체 메모리장치에 있어서 출력 드라이버의 전류 구동능력을 조절하는 전류제어 회로에 관한 것이다.
근래에 반도체 메모리장치의 고속동작을 실현하기 위해, 램버스 디램(RamBus DRAM)과 같이 데이터 및 어드레스들이 패킷(Packet) 단위로 입력되는 반도체 메모리장치가 실용화되고 있다. 상기 패킷 방식의 반도체 메모리장치를 채용하는 씨스템에서는, 도 1에 도시된 바와 같이 하나의 메모리 콘트롤러(109)와 다수개의 메모리장치들(101 내지 108)이 동일한 신호라인들(B1 내지 Bn)에 연결되며, 상기 신호라인은 통상 채널이라 불린다. 따라서 상기 패킷 방식의 반도체 메모리장치는 패드에 걸리는 부하의 크기에 따라 출력드라이버의 전류 구동능력을 미세하게 조절하는 전류제어 회로를 구비한다.
도 2는 종래기술에 따른 전류제어 회로를 구비하는 패킷 방식 반도체 메모리장치의 개략적인 회로도이다. 여기에서는 출력드라이버의 전류조절과 관련된 회로들만이 도시되어 있다.
도 2를 참조하면, 상기 반도체 메모리장치는, 제1 및 제2패드(P21,P22), 출력 드라이버(O21), 전류제어 회로(CT21), 및 제어회로(L21)을 구비한다.
상기 종래기술에 따른 전류제어 회로(CT21)은, 전류제어 인에이블 신호(CCTG)에 응답하여 상기 제1패드의 전압(VOH)를 전송하는 제1전송게이트(T21), 상기 전류제어 인에이블 신호(CCTG)에 응답하여 상기 제2패드의 전압(VOL)을 전송하는 제2전송게이트(T22), 상기 제1전송게이트(T21)의 출력과 상기 제2전송게이트(T22)의 출력 사이의 전압을 분배하여 분배전압(Vcmp)를 출력하는 전압 분배기(R21,R22), 상기 분배전압(Vcmp)와 상기 기준전압(Vref)를 비교하는 비교기(C21), 및 상기 비교기(C21)의 출력에 응답하여 상기 출력 드라이버(O21)의 전류 구동능력을 조절하기 위한 제어비트들(ICTR0 내지 ICTR5)를 발생하는 전류제어 카운터(D21)을 구비한다.
그런데 상기 종래기술에 따른 전류제어 회로(CT21)에서, 상기 분배전압(Vcmp)를 빠르게 정상상태(Steady State)로 만들기 위해 상기 전압 분배기의 저항(R21,R22)의 절대값을 작게 하는 경우에는 상기 저항(R21,R22)를 통해 흐르는 전류가 커지기 때문에 상기 VOH 및 VOL의 레벨이 변하게 된다. 이에 따라 상기 분배전압(Vcmp)가 원래 목적하였던 값, 즉 (VOH+VOL)/2와 달라지게 된다. 한편 이와 같은 문제점을 방지하기 위해 상기 저항(R21,R22)의 절대값을 크게 하여 상기 저항(R21,R22)를 통해 흐르는 전류를 작게 하면 상기 분배전압(Vcmp)가 정상상태에 이르는 시간이 너무 커지는 경우가 발생된다.
또한 상기 종래기술에 따른 전류제어 회로(CT21)에서는 상기 제1패드의 전압(VOH) 및 상기 제2패드의 전압(VOL)을 전송하는 전송수단으로서 전송게이트들이 사용되므로, 상기 제1전송게이트(T21)의 유효 레지스턴스(Effective Resistance)와 상기 제2전송게이트(T21)의 유효 레지스턴스가 제조공정 변화, 온도 변화등 여러 가지 요인에 의해 서로 달라질 경우에도 상기 분배전압(Vcmp)가 원래 목적하였던 값과 달라지게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 패킷 방식 반도체 메모리장치에서 VOH 및 VOL의 변화를 최소화하고 신속하고 정확하게 정상상태의 분배전압을얻을 수 있는 전류제어 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, VOH 및 VOL의 변화를 최소화하고 신속하고 정확하게 정상상태의 분배전압을 얻을 수 있는 전류제어 회로를 구비하는 패킷 방식 반도체 메모리장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 패킷방식의 반도체 메모리장치를 채용하는 씨스템의 개략도
도 2는 종래기술에 따른 전류제어 회로를 구비하는 패킷 방식 반도체 메모리장치의 개략적인 회로도
도 3은 본 발명에 따른 전류제어 회로를 구비하는 패킷 방식 반도체 메모리장치의 개략적인 회로도
도 4는 도 3에 도시된 버퍼의 일실시예의 회로도
도 5는 전류미러형 전압 분배기의 회로도
상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 전류제어 인에이블 신호에 응답하여 제1패드의 전압을 전송하는 제1전송수단과, 상기 전류제어 인에이블 신호에 응답하여 제2패드의 전압을 전송하는 제2전송수단을 구비하고, 상기 제1 및 제2전송수단이 버퍼로 이루어진 것을 특징으로 하는 전류제어 회로가 제공된다.
상기 전류제어 회로는, 전압 분배기, 비교기, 전류제어 카운터를 더 구비한다. 상기 전압 분배기는 상기 제1전송수단의 출력과 상기 제2전송수단의 출력 사이의 전압을 분배하여 분배전압을 출력하고, 상기 비교기는 상기 분배전압과 기준전압을 비교한다. 상기 전류제어 카운터는 상기 비교기의 출력에 응답하여 출력드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생한다.
상기 버퍼는 차동증폭형 버퍼인 것이 바람직하고, 상기 전압 분배기는 전류미러형(Current mirror type) 전압 분배기인 것이 바람직하다. 상기 전압 분배기는 저항 래더형(Resistor ladder type)으로 구성될 수도 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 제1패드 및 제2패드, 상기 제2패드에 접속되고 상기 제2패드를 구동하는 출력 드라이버, 상기 출력드라이버의 전류 구동능력을 조절하는 전류제어 회로를 구비하고, 상기 전류제어회로는 전류제어 인에이블 신호에 응답하여 상기 제1패드의 전압을 전송하는 제1버퍼, 상기 전류제어 인에이블 신호에 응답하여 상기 제2패드의 전압을 전송하는 제2버퍼, 상기 제1버퍼의 출력과 상기 제2버퍼의 출력 사이의 전압을 분배하여 분배전압을 출력하는 전압 분배기, 상기 분배전압과 기준전압을 비교하는 비교기, 및 상기 비교기의 출력에 응답하여 상기 출력드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생하는 전류제어 카운터를 구비하는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
상기 제1 및 제2버퍼는 차동증폭형 버퍼인 것이 바람직하고, 상기 전압 분배기는 전류미러형 전압 분배기인 것이 바람직하다. 상기 전압 분배기는 통상의 저항 래더형으로 구성될 수도 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 전류제어 회로를 구비하는 패킷 방식 반도체 메모리장치의 개략적인 회로도이다. 여기에서는 출력 드라이버의 전류조절과 관련된 회로들만이 도시되어 있다.
도 3을 참조하면, 상기 반도체 메모리장치는, 제1 및 제2패드(P31,P32), 출력 드라이버(O31), 전류제어 회로(CT31), 및 제어회로(L31)을 구비한다.
상기 출력 드라이버(O31)는 상기 제2패드(P32)에 접속되고 상기 제2패드를 구동한다. 상기 출력 드라이버(O31)는 상기 제2패드(P32)와 접지전압(VSS) 사이에 병렬로 접속되는 복수개의 풀다운 엔모스 트랜지스터들(N31 내지 N36)을 포함한다. 상기 풀다운 엔모스 트랜지스터들(N31 내지 N36)중 턴온되는 것의 갯수가 많을 수록 상기 출력 드라이버(O31)의 전류 구동능력이 증가된다.
상기 전류제어 회로(CT31)는 전류제어 인에이블 신호(CCTG)에 응답하여 상기 제1패드(P31)과 상기 제2패드(P32) 사이의 전압을 분배하고 분배전압(Vcmp)과 기준전압(Vref)를 비교하여 그 결과에 따라 상기 출력드라이버(O31)의 전류 구동능력을 조절하기 위한 제어비트들(ICTR0 내지 ICTR5)를 발생한다.
특히 상기 전류제어 회로(CT31)은, 상기 제1패드의 전압(VOH)를 전송하는 전송수단으로서 상기 전류제어 인에이블 신호(CCTG)에 응답하여 상기 제1패드의 전압(VOH)를 그대로 출력단으로 출력하는 제1버퍼(T31)를 구비하고, 상기 제2패드의 전압(VOL)을 전송하는 전송수단으로서 상기 전류제어 인에이블 신호(CCTG)에 응답하여 상기 제2패드의 전압(VOL)을 그대로 출력단으로 출력하는 제2버퍼(T32)를 구비한다. 상기 제1버퍼(T31) 및 상기 제2버퍼(T32)는 차동증폭형 버퍼로 이루어지는 것이 바람직하다.
또한 상기 전류제어 회로(CT31)은 전압 분배기(V31), 비교기(C31), 및 전류제어 카운터(D31)를 더 구비한다.
상기 전압 분배기(V31)는 상기 제1버퍼(T31)의 출력과 상기 제2버퍼(T32)의출력 사이의 전압을 분배하여 상기 분배전압(Vcmp)를 출력한다. 상기 전압 분배기(V31)는 저항 래더형(Resistor ladder type)으로서 상기 제1버퍼(T31)의 출력단과 상기 제2버퍼(T32)의 출력단 사이에 직렬로 접속되는 저항들(R31,R32)로 구성되고, 상기 저항들(R31,R32)의 접속점으로부터 상기 분배전압(Vcmp)이 출력된다. 또한 상기 저항들(R31,R32)은 동일한 레지스턴스 값을 갖고 이에 따라 상기 분배전압(Vcmp)는 (VOH+VOL)/2이 된다.
상기 비교기(C31)은 상기 분배전압(Vcmp)와 기준전압(Vref)를 비교하고, 상기 전류제어 카운터(D31)은 상기 비교기(C31)의 출력에 응답하여 상기 출력 드라이버(O31)의 전류 구동능력을 조절하기 위한 제어비트들(ICTR0 내지 ICTR5)를 발생한다.
상기 제어회로(L31)은 인에이블 신호(CNT)에 응답하여 상기 제어비트들 (ICTR0 내지 ICTR5)를 받아 상기 출력 드라이버(O31)의 전류구동 능력을 제어하는 제어신호들(Q0 내지 Q5)를 발생한다. 상기 제어신호들(Q0 내지 Q5)는 각각 상기 출력 드라이버(O31)의 풀다운 엔모스 트랜지스터들(N31 내지 N36)중 대응되는 것의 게이트에 인가된다. 이에 따라 상기 제어신호들(Q0 내지 Q5)의 논리값에 따라 상기 풀다운 엔모스 트랜지스터들(N31 내지 N36)의 턴온 및 턴오프가 결정된다.
또한 상기 제1패드(P31)과 접지전압(VSS) 사이에는 신호(ICTRX)에 의해 제어되는 풀다운 엔모스 트랜지스터(N3X)가 접속되어 있다.
이하 상기 출력 드라이버(O31)의 전류 구동능력이 조절되는 동작을 간단히 설명하겠다.
상기 신호(ICTRX)에 의해 상기 풀다운 엔모스 트랜지스터(N3X)가 턴오프되면 상기 제1패드(P31)의 전압은 출력 고전압(Output High Voltage)(VOH)가 된다. 또한 상기 출력 드라이버(O31)의 풀다운 엔모스 트랜지스터들(N31 내지 N36)중 어느것이 턴온되면, 칩 외부의 채널을 통해 상기 제2패드(P32)에 연결된 전압(Vt)가 저항(Rt)와 턴온된 풀다운 엔모스 트랜지스터의 채널저항의 비로 분배되어 상기 제2패드(P32)의 전압이 결정되고, 이때의 상기 제2패드(P32)의 전압은 출력 저전압(Output Low Voltage)(VOL)이 된다.
다음에 상기 전류제어 인에이블 신호(CCTG)가 논리'하이'로 활성화되면 상기 제1버퍼(T31) 및 제2버퍼(T32)가 동작되어, 상기 제1버퍼(T31)는 상기 제1패드의 출력 고전압(VOH)를 그대로 출력단으로 전송하고 상기 제2버퍼(T32)는 상기 제2패드의 출력 저전압(VOL)을 그대로 출력단으로 전송한다. 상기 제1버퍼(T31)의 출력과 상기 제2버퍼(T32)의 출력 사이의 전압은 상기 전압 분배기(V31)에 의해 분배되어 상기 분배전압(Vcmp), 즉 (VOH+VOL)/2가 결정된다.
이때 상기 VOL이 목표치보다 높고 이로 인하여 상기 분배전압(Vcmp)가 상기 기준전압(Vref)보다 높아질 경우에는 상기 비교기(C31) 및 상기 전류제어 카운터(D31)를 통해 상기 출력 드라이버(O31)의 풀다운 엔모스 트랜지스터들(N31 내지 N36)중 턴온되는 것의 갯수가 증가된다. 이에 따라 상기 출력 드라이버(O31)의 전류 구동능력이 커지게 되어 상기 VOL이 낮아지게 된다.
이상에서와 같은 동작에 의하여 패드에 걸리는 부하의 크기에 따라 출력 드라이버의 전류 구동능력이 미세하게 조절된다.
도 4는 도 3에 도시된 버퍼(T31,T32)의 일실시예를 나타내는 회로도이다.
도 4를 참조하면, 상기 버퍼는 차동증폭부(40)과 반전 버퍼부(50)을 구비한다.
상기 차동증폭부(40)은 인에이블 신호(CCTG)에 응답하여 입력신호(Vin) 및 상기 버퍼의 출력신호(Vout)를 차동증폭하여 상기 버퍼의 반전 출력신호(/Vout)를 출력한다. 상기 반전 버퍼부(50)는 상기 인에이블 신호(CCTG)에 응답하여 상기 차동증폭부(40)의 출력, 즉 상기 반전 출력신호(/Vout)을 반전 버퍼링하여 상기 버퍼의 출력신호(Vout)로서 출력한다.
여기에서 상기 차동증폭부(40)은 피모스 부하 트랜지스터들(P42,P42), 엔모스 차동입력 트랜지스터들(N41,N42), 및 엔모스 전류소스 트랜지스터(N43)으로 구성되고, 상기 반전 버퍼부(50)은 피모스 트랜지스터들(P51,P52)와 엔모스 트랜지스터들(N51,N52)로 구성되어 있다. 한편 상기 차동증폭부(40)와 상기 반전 버퍼부(50)은 다른 회로들을 사용하여 동일한 기능을 갖도록 다양하게 구성될 수 있는 것은 자명하다.
상기 인에이블 신호(CCTG)는 도 3의 전류제어 인에이블 신호(CCTG)에 해당하고, 상기 입력신호(Vin)은 도 3의 VOH 또는 VOL에 해당한다. 또한 상기 출력신호(Vout)이 도 3의 전압 분배기(V31)에 연결된다.
상기 버퍼의 동작을 살펴보면, 상기 전류제어 인에이블 신호(CCTG)가 논리'하이'로 활성화되면 엔모스 트랜지스터(N43), 피모스 트랜지스터(P51), 및 엔모스 트랜지스터(N52)가 모두 턴온된다. 이때 Vout이 Vin보다 낮을 경우에는, 엔모스 트랜지스터(N41)의 채널 콘덕턴스(Conductance)가 엔모스 트랜지스터(N42)의 채널 콘덕턴스보다 커지게 되므로 상기 엔모스 트랜지스터(N41)을 통해 흐르는 전류량이 상기 엔모스 트랜지스터(N42)를 통해 흐르는 전류량보다 많아지게 되며, 이에 따라 상기 차동증폭부(40)의 출력, 즉 /Vout의 레벨이 낮아지게 된다.
따라서 상기 반전 버퍼부(50)의 피모스 트랜지스터(P52)는 더욱 강하게 턴온되고 엔모스 트랜지스터(N51)은 더욱 강하게 턴오프되는 상태가 됨으로써, Vout의 레벨이 점차 높아져서 Vin의 레벨과 Vout의 레벨이 같아지게 된다. 한편 Vout이 Vin보다 높을 경우에는, 상술한 동작과 반대로 동작함으로써 Vout의 레벨이 점차 낮아져서 Vin의 레벨과 Vout의 레벨이 같아지게 된다.
즉 상기 버퍼는 상기 전류제어 인에이블 신호(CCTG)에 응답하여 상기 입력신호(Vin)을 그대로 출력단으로 출력하게 된다. 다시말해 상기 입력신호(Vin)이 도 2에 도시된 상기 제1패드의 전압(VOH)일 경우에는 상기 출력신호(Vout)은 상기 제1패드의 전압(VOH)과 동일해 지며, 또한 상기 입력신호(Vin)이 도 2에 도시된 상기 제2패드의 전압(VOL)일 경우에는 상기 출력신호(Vout)은 상기 제2패드의 전압(VOL)과 동일해 진다.
따라서 도 3에 도시된 본 발명에 따른 전류조절 회로(CT31)에서는, 상기 제1패드의 전압(VOH) 및 상기 제2패드의 전압(VOL)을 전송하는 전송수단으로서, 입력단에서의 전류소모가 없고 입력전압을 그대로 출력전압으로 출력하는 도 4에 도시된 바와 같은 차동증폭형 버퍼를 사용함으로써, 상기 VOH 및 VOL의 변화가 방지될 수 있다. 또한 상기 전압 분배기(V31)의 저항(R31,R32)를 통해 흐르는 전류가 상기버퍼(T31)에서 공급되므로, 상기 저항(R31,R32)를 통해 많은 전류가 흐르게 되어 상기 분배전압(Vcmp)가 신속하게 정상상태에 이르게 된다.
한편 도 3에 도시된 전류제어 회로에서는 상기 전압 분배기(V31)로서 저항 래더형이 사용되었으나, 제조공정 변화, 온도 변화등이 있더라도 정확한 (VOH+VOL)/2을 갖는 분배전압(Vcmp)를 얻기 위해서 상기 전압 분배기(V31)로서 전류미러형(Current mirror type) 전압 분배기가 사용되는 것이 더 바람직하다.
도 5는 전류미러형 전압 분배기(V31')의 회로도이다. 여기에서는 동작설명을 위해 상기 전류제어 인에이블 신호(CCTG)가 논리'하이'로 활성화되었을 때의 도 3의 제1버퍼(T31) 및 제2버퍼(T32)가 함께 도시되어 있다.
도 5에서 참조번호(40A)는 상기 제1버퍼(T31)의 차동증폭부이고 참조번호(50A)는 상기 제1버퍼(T31)의 반전 버퍼부이다. 참조번호(40B)는 상기 제2버퍼(T32)의 차동증폭부이고 참조번호(50B)는 상기 제2버퍼(T32)의 반전 버퍼부이다. 저항(R1)은 도 4에 도시된 피모스 부하 트랜지스터(P41)의 등가저항에 해당하고 저항(R2)는 도 4에 도시된 피모스 부하 트랜지스터(P42)의 등가저항에 해당한다. 전류소스(I3)은 도 4에 도시된 엔모스 전류소스 트랜지스터(N43)에 해당한다. 또한 저항(R3)는 도 4에 도시된 엔모스 트랜지스터(N51)의 등가저항에 해당한다.
도 5를 참조하면, 상기 전류미러형 전압 분배기(V31')는, 분배전압(Vcmp)이 출력되는 출력노드(O)와 전원전압(VDD) 사이에 접속되고 상기 제1버퍼(T31)의 반전 출력신호(/VoutA)에 응답하여 상기 제1버퍼(T31)의 출력전류(IH)를 미러링하는 제1전류미러 트랜지스터(P62)와, 상기 출력노드(O)와 전원전압(VDD) 사이에 접속되고상기 제2버퍼(T32)의 반전 출력신호(/VoutB)에 응답하여 상기 제2버퍼(T32)의 출력전류(IL)을 미러링하는 제2전류미러 트랜지스터(P63), 및 상기 출력노드(O)와 접지전압(VSS) 사이에 접속되는 저항(R)을 구비한다.
특히 상기 제1전류미러 트랜지스터(P62)의 채널폭 대 채널길이의 비율(W/L, W는 채널폭, L은 채널 길이를 나타냄)은 상기 제1버퍼(T31)의 피모스 트랜지스터(P52)의 W/L의 절반이 되도록 구성된다. 다시말해 상기 제1전류미러 트랜지스터(P62)의 전류 구동능력이 상기 제1버퍼(T31)의 피모스 트랜지스터(P52)의 전류 구동능력의 절반이 되도록 구성된다. 상기 제2전류미러 트랜지스터(P63)의 W/L은 상기 제2버퍼(T32)의 피모스 트랜지스터(P52)의 W/L의 절반이 되도록 구성된다. 다시말해 상기 제2전류미러 트랜지스터(P63)의 전류 구동능력이 상기 제2버퍼(T32)의 피모스 트랜지스터(P52)의 전류 구동능력의 절반이 되도록 구성된다. 또한 상기 저항(R)은 상기 저항(R3)와 동일한 레지스턴스 값을 갖도록 구성된다.
이에 따라 상기 저항(R)을 통해 (IH+IL)/2의 전류가 흐르게 되고 상기 분배전압(Vcmp)는 (IH+IL)R/2이 된다. 즉 상기 분배전압(Vcmp)는 (VOH+VOL)/2가 된다.
따라서 도 5에 도시된 전류미러형 전압 분배기(V31')가 도 3에 도시된 전류제어 회로(CT31)의 전압 분배기(V31)로서 사용되면, 제조공정 변화, 온도 변화등이 있더라도 정확한 (VOH+VOL)/2을 갖는 분배전압(Vcmp)를 얻을 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 전류제어 회로는 패킷 방식 반도체 메모리장치에서 VOH 및 VOL의 변화를 최소화하고 신속하고 정확하게 정상상태의 분배전압을 얻을 수 있는 장점이 있다. 또한 상기 본 발명에 따른 전류제어 회로를 구비하는 반도체 메모리장치에서는 상기 전류제어 회로가 VOH 및 VOL의 변화를 최소화하고 신속하고 정확하게 정상상태의 분배전압을 얻음으로써 패드에 걸리는 부하의 크기에 따라 출력 드라이버의 전류 구동능력이 빠르게 조절될 수 있는 장점이 있다.

Claims (13)

  1. 출력 드라이버의 전류 구동능력을 조절하기 위한 전류제어 회로에 있어서,
    전류제어 인에이블 신호에 응답하여 제1패드의 전압을 전송하는 제1전송수단;
    상기 전류제어 인에이블 신호에 응답하여 제2패드의 전압을 전송하는 제2전송수단;
    상기 제1전송수단의 출력과 상기 제2전송수단의 출력 사이의 전압을 분배하여 분배전압을 출력하는 전압 분배기;
    상기 분배전압과 기준전압을 비교하는 비교기; 및
    상기 비교기의 출력에 응답하여 상기 출력드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생하는 전류제어 카운터를 구비하고,
    상기 제1 및 제2전송수단이 버퍼로 이루어진 것을 특징으로 하는 전류제어 회로.
  2. 제1항에 있어서, 상기 버퍼는 차동증폭형 버퍼인 것을 특징으로 하는 전류제어 회로.
  3. 제1항에 있어서, 상기 버퍼는,
    상기 전류제어 인에이블 신호에 응답하여, 입력신호 및 상기 버퍼의 출력신호를 차동증폭하여 출력하는 차동증폭부;
    상기 전류제어 인에이블 신호에 응답하여, 상기 차동증폭부의 출력을 반전 버퍼링하여 상기 버퍼의 출력신호로서 출력하는 반전 버퍼부를 구비하는 것을 특징으로 하는 전류제어 회로.
  4. 제1항에 있어서, 상기 전압 분배기는 전류미러형 전압 분배기인 것을 특징으로 하는 전류제어 회로.
  5. 제1항에 있어서, 상기 전압 분배기는,
    상기 분배전압이 출력되는 출력노드와 전원전압 사이에 접속되고, 상기 제1전송수단의 반전출력에 응답하여 상기 제1전송수단의 출력전류를 미러링하는 제1전류미러 트랜지스터;
    상기 출력노드와 전원전압 사이에 접속되고, 상기 제2전송수단의 반전출력에 응답하여 상기 제2전송수단의 출력전류를 미러링하는 제2전류미러 트랜지스터; 및
    상기 출력노드와 접지전압 사이에 접속되는 저항을 구비하는 것을 특징으로 하는 전류제어 회로.
  6. 제1패드 및 제2패드;
    상기 제2패드에 접속되고, 상기 제2패드를 구동하는 출력 드라이버;
    상기 출력 드라이버의 전류 구동능력을 조절하는 전류제어 회로를 구비하고,
    상기 전류제어 회로는,
    전류제어 인에이블 신호에 응답하여 상기 제1패드의 전압을 전송하는 제1버퍼;
    상기 전류제어 인에이블 신호에 응답하여 상기 제2패드의 전압을 전송하는 제2버퍼;
    상기 제1버퍼의 출력과 상기 제2버퍼의 출력 사이의 전압을 분배하여 분배전압을 출력하는 전압 분배기;
    상기 분배전압과 기준전압을 비교하는 비교기; 및
    상기 비교기의 출력에 응답하여 상기 출력드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생하는 전류제어 카운터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 제1 및 제2버퍼는 차동증폭형 버퍼인 것을 특징으로 하는 반도체 메모리장치.
  8. 제6항에 있어서, 상기 제1버퍼는,
    상기 전류제어 인에이블 신호에 응답하여, 상기 제1패드의 전압 및 상기 제1버퍼의 출력신호를 차동증폭하여 출력하는 차동증폭부;
    상기 전류제어 인에이블 신호에 응답하여, 상기 차동증폭부의 출력을 반전 버퍼링하여 상기 제1버퍼의 출력신호로서 출력하는 반전 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제6항에 있어서, 상기 제2버퍼는,
    상기 전류제어 인에이블 신호에 응답하여, 상기 제2패드의 전압 및 상기 제2버퍼의 출력신호를 차동증폭하여 출력하는 차동증폭부;
    상기 전류제어 인에이블 신호에 응답하여, 상기 차동증폭부의 출력을 반전 버퍼링하여 상기 제2버퍼의 출력신호로서 출력하는 반전 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제6항에 있어서, 상기 전압 분배기는 전류미러형 전압 분배기인 것을 특징으로 하는 반도체 메모리장치.
  11. 제6항에 있어서, 상기 전압 분배기는,
    상기 분배전압이 출력되는 출력노드와 전원전압 사이에 접속되고, 상기 제1버퍼의 반전출력에 응답하여 상기 제1버퍼의 출력전류를 미러링하는 제1전류미러 트랜지스터;
    상기 출력노드와 전원전압 사이에 접속되고, 상기 제2버퍼의 반전출력에 응답하여 상기 제2버퍼의 출력전류를 미러링하는 제2전류미러 트랜지스터; 및
    상기 출력노드와 접지전압 사이에 접속되는 저항을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 출력 드라이버의 전류 구동능력을 조절하기 위한 전류제어 회로에 있어서,
    전류제어 인에이블 신호에 응답하여 제1패드의 전압을 전송하는 제1차동증폭형 버퍼;
    상기 전류제어 인에이블 신호에 응답하여 제2패드의 전압을 전송하는 제2차동증폭형 버퍼;
    상기 제1차동증폭형 버퍼의 반전 출력단과 상기 제2차동증폭형 버퍼의 반전 출력단 사이에 접속되고 분배전압을 출력하는 전압 분배기;
    상기 분배전압과 기준전압을 비교하는 비교기; 및
    상기 비교기의 출력에 응답하여 상기 출력드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생하는 전류제어 카운터를 구비하고,
    상기 전압 분배기가 전류미러형 전압 분배기인 것을 특징으로 하는 전류제어 회로.
  13. 제12항에 있어서, 상기 전압 분배기는,
    상기 분배전압이 출력되는 출력노드와 전원전압 사이에 접속되고, 상기 제1차동증폭형 버퍼의 반전출력에 응답하여 상기 제1차동증폭형 버퍼의 출력전류를 미러링하는 제1전류미러 트랜지스터;
    상기 출력노드와 전원전압 사이에 접속되고, 상기 제2차동증폭형 버퍼의 반전출력에 응답하여 상기 제2차동증폭형 버퍼의 출력전류를 미러링하는 제2전류미러 트랜지스터; 및
    상기 출력노드와 접지전압 사이에 접속되는 저항을 구비하는 것을 특징으로 하는 전류제어 회로.
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