CN1244986C - 驱动电路 - Google Patents

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CN1244986C CNB021276323A CN02127632A CN1244986C CN 1244986 C CN1244986 C CN 1244986C CN B021276323 A CNB021276323 A CN B021276323A CN 02127632 A CN02127632 A CN 02127632A CN 1244986 C CN1244986 C CN 1244986C
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Abstract

一种通过差动将来自LSI内部的数据输出到外部的驱动电路。该驱动电路包括：恒流部，第1衬垫，第2衬垫，第1切换元件，第2切换元件，第1电阻，第2电阻以及控制部。恒流部输出所定的正或负电流。第1切换元件，连接于恒流部的输出节点和第1衬垫间，根据第1信号接通/截止。第2切换元件，连接于恒流部的输出节点和第2衬垫间，根据第2信号接通/截止。第2信号是第1信号的互补信号。第1电阻，连接于接收第1电压的第1节点和第1衬垫间。第2电阻，连接于接收第1节点和第2衬垫间。控制部，控制恒流部的输出节点的电位，使它成为所定电位。

Description

驱动电路
技术领域
本发明涉及一种驱动电路，更详细地说，涉及一种通过差动将来自LSI内部的数据输出到外部的驱动电路。
技术背景
最近，由于多媒体的急剧普及，对高速转送大量数据的需求很高。由此，IEEE1394和Gigabit Ethernet(R)等高速串行数据接口(serialdata interface)被引人注目。在这些接口技术中，LSI内部的数据以1Gbit/s等高速由驱动电路被差动传送。该驱动电路，如图8所示那样将在基准电流电路内所生成的偏压电压Vbn施加给MOS晶体管M50的栅极，由此构成电流镜电路，并根据需要生成一定的驱动电流。由MOS晶体管M51，M52决定差动输出端子TD和NTD中的哪一个端子适用该驱动电流，由此数字化地驱动所定电流。该驱动电流，介于连接输出端子TD，NTD的电阻R，由此变为所要的输出电压，驱动到收信的一侧。
在从图8所示的驱动电路发来的输出差动数据不在中央交叉时，会产生图9所示那样的差动偏斜(每个差动数据中点互不一致)。若该差动偏斜很大，上述驱动电流由于杂音等原因增加或减少时交叉点往时间方向的变化量会增大。如图10所示，在差动数据理想地交叉在中央时，电压的时间斜率一离开理想值，交点p1就变成p2或p2’。还有，在切换时间有时间差t_diff时，交点q1就离开到q2或q2’。由此可以看出，在斜率变化量相等时，若切换时间有时间差，交点的时间差量(p2-p1)或(q2-q1)就会增大。即变成(p2-p1)＜(q2-q1)。因此，在差动驱动下，如果切换时刻不一致，由于杂音等原因往时间方向所产生的不稳定成分(jitter)会增大，故通信上的容限会减少。补充一下，切换时间差t_diff为负时，交点时间差量好像减少，但实际上在下一个周期下，差动电位的上升替换下降，该时间差t_diff变成正。因此，考虑到杂音等不规则的外因，交叉在中央还是最理想的。
发明内容
本发明的目的为：提供一种能将互补输出数据的交叉点聚在合适位置(中央附近)的驱动电路。
依照本发明的1个方面，驱动电路包括：恒流部，第1衬垫，第2衬垫，第1切换元件，第2切换元件以及控制部。恒流部输出所定的正或负电流。第1衬垫，连接于其一端连接在接收第1电压的第1节点的第1电阻的另一端。第2衬垫，连接于其一端连接在第1节点的第2电阻的另一端。第1切换元件，连接于恒流部的输出节点和第1衬垫间，根据第1信号接通/截止。第2切换元件，连接于恒流部的输出节点和第2衬垫间，根据第2信号接通/截止。第2信号是第1信号的互补信号。控制部根据改变切换元件的电阻值，使恒流源的输出节点的电位变化，从而控制恒流部的输出节点的电位，使它成为所定电位。
依照本发明的另一个方面，驱动电路包括：恒流部，第1衬垫，第2衬垫，第1切换元件，第2切换元件，第1电阻，第2电阻以及控制部。恒流部输出所定的正或负电流。第1切换元件，连接于恒流部的输出节点和第1衬垫间，根据第1信号接通/截止。第2切换元件，连接于恒流部的输出节点和第2衬垫间，根据第2信号接通/截止。第2信号是第1信号的互补信号。第1电阻连接于受第1电压的第1节点和第1衬垫间。第2电阻连接于第1节点和第2衬垫间。控制部控制恒流部的输出节点的电位，使它成为所定电位。
在上述驱动电路中，即使恒流部的输出节点的电位受了电压和制造工艺的变动，也由控制部被控制到所定电位，故能抑制第1及第2切换元件接通/截止时刻的不一致。由此能将从第1及第2衬垫发来的差动数据的交叉点聚在合适位置(中央附近)。
最好上述控制部，根据恒流部的输出节点的电位，使第1及第2切换元件的接通电阻值变化。
在上述驱动电路中，随着第1及第2切换元件的接通电阻值增加，恒流部的输出节点电位随之下降，而随着接通电阻值减少，恒流部的输出节点电位随之上升。因此，在恒流部输出节点的电位高于所要电位时，控制部使第1及第2切关元件的接通电阻值增加，在恒流部输出节点的电位低于所要电位时，控制部使第1及第2切关元件的接通电阻值减少。控制部如此控制，从而恒流部的输出节点的电位成为所定电位。
最好上述第1切换元件包括第1晶体管。第1晶体管，连接于恒流部的输出节点和第1衬垫间，根据第1信号接通/截止。上述第2切换元件包括第2晶体管。第2晶体管，连接于恒流部的输出节点和第2衬垫间，根据第2信号接通/截止。上述控制部，根据恒流部的输出节点的电位，使第1及第2晶体管的衬底电位变化。
在上述驱动电路中，第1及第2晶体管的类型是NMOS时，随着其衬底电位下降，接通电阻值随之增加，而随着其衬底电位上升，接通电阻值随之减少。第1及第2晶体管的类型是PMOS时，其衬底电位和接通电阻值的关系与NMOS相反。因此，假如第1及第2晶体管类型是NMOS，恒流部的输出节点的电位高于所要电位时，控制部使第1及第2晶体管的衬底电位下降。由此，第1及第2晶体管的接通电阻值增加，恒流部的输出节点的电位下降。相反，恒流部的输出节点的电位低于所要电位时，控制部使第1及第2晶体管的衬垫电位上升。由此，第1及第2晶体管的接通电阻值减少，恒流部的输出节点的电位上升。控制部通过如此控制，从而恒流部的输出节点的电位成为所定电位。
最好上述第1切换元件包括第1晶体管和第2晶体管。第1及第2晶体管，并联于恒流部的输出节点和第1衬垫间，根据第1信号接通/截止。上述第2切换元件包括第3晶体管和第4晶体管。第3及第4晶体管并联于恒流部的输出节点和第2衬垫间，根据第2信号接通/截止。上述控制部，根据恒流部的输出节点的电位，使从第1到第4晶体管激活/不激活。
在上述驱动电路中，第1及第2晶体管中的只有一个接通时的第1切换元件的接通电阻值高于第1及第2晶体管都接通时的第1切换元件的接通电阻值。同样，第3及第4晶体管中的只有一个接通时的第2切换元件的接通电阻值高于第3及第4晶体管都接通时的第2切换元件的接通电阻值。因此，在恒流部输出节点的电位高于所要电位时，控制部使第1和第2晶体管中的一个激活，使另一个不激活。也就是说，只使第1及第2晶体管中的一个根据第1信号接通/截止。同样，控制部使第3和第4晶体管中的一个激活，使另一个不激活。也就是说，只使第3及第4晶体管中的一个根据第2信号接通/截止。由此使第1及第2切换元件的接通电阻值增大。另一方面，在恒流部输出节点的电位低于所要电位时，控制部使第1和第2晶体管都激活。也就是说，使第1及第2晶体管都根据第1信号接通/截止。同样，控制部使第3和第4晶体管都激活。也就是说，使第3及第4晶体管都根据第2信号接通/截止。由此使第1及第2切换元件的接通电阻值减少。控制部如此控制恒流部的输出节点的电位，从而使它成为所定电位。另外，在上述驱动电路中，能在数字化地改变第1及第2切换元件的接通电阻值，故不需要生成微妙的模拟偏压电位，很容易进行电路设计。
最好上述所定电位，被设定为：第1或第2晶体管的栅极电位的最小值和最大值的中央电位减第1或第2晶体管的阈值电位的值附近。
依照上述驱动电路，能高精度地使第1切换元件所包括的晶体管接通/截止时刻和第2切换元件所包括的晶体管接通/截止时刻一致。
依照本发明的再一个方面，驱动电路是根据差动输入信号，互补驱动第1及第2输出节点的电路，它包括：第1驱动部，第2驱动部以及控制部。第1驱动部，根据差动输入信号的一个信号，驱动第1输出节点。第2驱动部，根据差动输入信号的另一个信号，驱动第2输出节点。控制部控制第1及第2驱动部的驱动时刻，从而使第1输出节点电压电平的切换时刻和第2输出节点在电压下的切换时刻一致。
上述驱动电路，能抑制第1及第2输出节点在电压电平下的切换时刻的不一致。由此能使从第1及第2输出节点发来的差动数据的交叉点聚在合适的位置(中央附近)。
附图的简单说明
图1为方框图，示出了本发明第1实施例所涉及的电子电路的结构。
图2及图3示出了图1所示的驱动电路的变形例。
图4为方框图，示出了本发明第2实施例所涉及的电子电路中的LSI的结构。
图5为方框图，示出了图4所示的选择电路的结构。
图6为方框图，示出了图5所示的复制电路的结构。
图7示出了驱动电路的变形例。
图8为方框图，示出了已往的驱动电路的结构。
图9为说明差动偏斜的图。
图10为说明差动偏斜的图。
具体实施例
以下，参照附图对本发明的实施例进行详细说明。补充一下，对图中同一部分和相同部分附加了同一个符号，并不重复进行其说明。
(第1实施例)
图1为方框图，示出了本发明的第1实施例所涉及的电子电路的结构。图1中的电子电路1，从输出端子TD，NTD输出差动信号。输出端子TD、NTD输出的差动信号，通过插座10传送到通讯用差动电缆11。图1所示的电子电路1备有：大规模集成电路(LSI)100，电阻8，9和输出端子TD，NTD。
LSI100包括驱动电路。驱动电路，根据从内部电路(未示)发来的差动信号(D，ND)互补驱动衬垫6，7及输出端子TD，NTD。驱动电路，备有：基准电流电路2，N沟道MOS晶体管M0～M2，低通滤波器3，运算放大器4以及衬垫6，7。
基准电流电路2，包括电流源5和N沟道MOS晶体管M3，M4。电流源5及N沟道MOS晶体管M3，M4，在接收电源电压的电源节点和接收接地电压的接地节点间串接。电流源5输出所定电流Iref。N沟道MOS晶体管M3，连接于电流源5和N沟道MOS晶体管M4间。将一定的偏压Vb施加给N沟道MOS晶体管M3的栅极上。N沟道MOS晶体管M4，连接于N沟道MOS晶体管M3和接地节点间。将N沟道MOS晶体管M3的漏极电位施加给N沟道MOS晶体管M4的栅极上。基准电流电路2，将N沟道MOS晶体管M3的漏极电位作偏压电位Vbn施加给N沟道MOS晶体管M0的栅极，将N沟道MOS晶体管M4的漏极电位作基准电位Vctrl施加给运算放大器4的非反转输入端子(正侧)。基准电位Vctrl被设定为：N沟道MOS晶体管M1，M2的栅极电位(从内部电路发来的信号D，ND的高电平电位和低电平电位，在此将将高电位设定为2.5V，低电位设定为0V)的最大值(2.5V)和最小值(0V)的中央电位(1.25V)减N沟道MOS晶体管M1，M2的阈值电位(在此设定约为0.5V)的值(0.75V)附近。
N沟道MOS晶体管M0，连接于N沟道MOS晶体管M1及M2的源极和接收接地电压的接地节点间。将从基准电流电路2发来的偏位Vbn施加给N沟道MOS晶体管M0的栅极上。N沟道MOS晶体管M0，由所谓电流镜电路输出所定的负恒流。在此，N沟道MOS晶体管M0的W/L比(W为沟道宽度，L为沟道长度)，是基准电流电路2中的N沟道MOS晶体管M4的k倍。因此，N沟道MOS晶体管M0输出的电流是基准电流Iref的k倍。
N沟道MOS晶体管M1，连接于衬垫7和N沟道MOS晶体管M0间，根据从LSI100的内部电路发过来的信号D接通/截止。N沟道MOS晶体管M2，连接于衬垫6和N沟道MOS晶体管M0间，根据从LSI100的内部电路发过来的信号ND接通/截止。信号ND是互补信号D的信号。
低通滤波器3，除掉重叠在N沟道MOS晶体管M0的漏极电位Vtt中的杂音，将漏级电位Vtt施加给运算放大器4中的反转输入端子(负侧)。由此在N沟道MOS晶体管M0的漏极电位Vtt由于N沟道MOS晶体管M1，M2的切换动作不稳定时也能适当处理。
运算放大器4，由非反转输入端子(正侧)接收从基准电流电路2发来的基准电位Vctrl，由反转输入端子(负侧)接收N沟道MOS晶体管M0的漏极电位Vtt，将按两者的比较结果的电位作N沟道MOS晶体管M1，M2的衬底电位印加。
衬垫6，7被连接到输出端子TD，NTD。
电阻8，9连接于接收电源电压VDD(在此为3.3V)的电源节点和输出端子TD，NTD间。电阻8，9具有电阻值Rterm。
下面，对以上所述构成的电子电路1的工作进行说明。
根据从LSI100的内部电路(未示)发来的互补差动信号(D，ND)，N沟道MOS晶体管M1，M2中的一个接通。根据信号(D，ND)将从N沟道MOS晶体管M0发来的所定电流印加给电阻8，9中的一个，向输出端子(TD，NTD)输出根据信号(D，ND)的逻辑数据(差动数据)。从输出端子(TD，NTD)输出的差动数据的振幅值为：从N沟道MOS晶体管MO发来的所定电流(k×Iref)乘电阻8，9的电阻值Rterm的值。
在图8中所示的已往的电路结构下，MOS晶体管M51，M52的源极电位Vtt依赖MOS晶体管M51，M52的互导(沟道电导)。也就是说，若温度(ambient temperature)上升(move)到高温，并且制造工艺(process)下降(fluctuate)到最坏(Worst)，源极电位Vtt就变低，若温度(ambient temperature)下降(move)到低温，并且制造工艺上升(fluctuate)到最好(Best)，源极电位Vtt就变高。源极电位Vtt变高了，MOS晶体管M51，M52接通时刻就变晚，同时截止时刻变早，所以会产生如图9所示那样的差动偏斜(每个差动数据中点互不一致)。
对此相比，在如图1所示的驱动电路中，如下所示那样通过运算放大器4N沟道MOS晶体管M0的漏极电位Vtt被控制到所要电位(在此基准电位Vctrl)。也就是说，在N沟道MOS晶体管M0的漏极电位Vtt低于基准电位Vctrl时，运算放大器4的输出就上升，N沟道MOS晶体管M1，M2的衬底电位也就上升。由此N沟道MOS晶体管M1，M2的接通电阻值就减少。结果，N沟道MOS晶体管M1，M2中的电压降变小，N沟道MOS晶体管M0的漏极电位Vtt上升。相反，在N沟道MOS晶体管M0的漏极电位Vtt高于基准电位Vctrl时，运算放大器4输出就下降，N沟道MOS晶体管M1，M2的衬底电位也就下降。由此N沟道MOS晶体管M1，M2的接通电阻值就增大。结果，N沟道MOS晶体管M1，M2上的电压降变大，N沟道MOS晶体管M0的漏极电位Vtt下降。通过该反馈作用，N沟道MOS晶体管M0的漏极电位Vtt，等于基准电流电路2的N沟道MOS晶体管M4的漏极电位Vctrl。
如上所述，基准电位Vctrl被设定为：N沟道MOS晶体管M1，M2的栅极电位的最大值(2.5V)和最小值(0V)的中央电位(1.25V)减N沟道MOS晶体管M1，M2的阈值电位(在此设定约为0.5V)的值(0.75V)附近。因此，N沟道MOS晶体管M1，M2的切换交换点为1.25V、即从内部电路发来的差动信号(D，ND)的振幅的中央值。因此，互补切换的N沟道MOS晶体管M1，M2的接通/截止时刻大概成为一致。结果，从输出端子TD，NTD输出的差动数据，在中央附近(图10中所示的P1附近)交叉，抑制差动偏斜。
另外，基准电流2的N沟道MOS晶体管M4的漏极电位Vctrl和N沟道MOS晶体管M0的漏极电位Vtt一致，意味着N沟道MOS晶体管M4的栅极/源极间电压Vgs、漏极/源极间电压Vds，分别和N沟道MOS晶体管M0的栅极/源极间电压Vgs、漏极/源极间电压Vds一致。因此，基准电流Iref的k倍映在N沟道MOS晶体管M0中的精度很高，不仅输出电流精度提高，而且输出差动振幅(Iref×k×Rterm)的精度也提高。
补充一下，在此将电阻8，9设在LSI100的外部，不仅如此，如图2所示那样也可以将电阻8，9设在LSI100内部。
另外，在此将作为恒流部的晶体管M0和作为第1及第2切换元件的晶体管M1，M2由N沟道MOS晶体管构成，将电阻8，9设在电源节点和输出端子TD，NTD间。不仅如此，如图3所示那样，也可以将作为恒流部的晶体管M0和作为第1及第2切换元件的晶体管M1，M2由P沟道MOS晶体管构成，将电阻8，9设在电源节点和输出端子TD，NTD间。在此，P沟道MOS晶体管M0输出一定的正电流。
(第2实施例)
本发明的第2实施例所涉及的电子电路，备有图4所示的LSI200代替图1所示的LSI100。其他结构和图1所示的电子电路1相同。
图4所示的LSI200备有驱动电路。驱动电路，根据从内部电路(未示)发来的差动信号(D，ND)互补驱动衬垫6，7以及输出端子TD，NTD(图1)。驱动电路备有：切换元件210，220，选择电路230，基准电流电路240，AND电路AD1～AD4，AD11～AD14以及衬垫6，7。
基准电路电路240包括N沟道MOS晶体管M251～M254。N沟道MOS晶体管M251～M254，串接于接收电源电压(在此为3.3V)的电源节点和接收接地电压的接地节点间。N沟道MOS晶体管M251，M252由栅极接收一定偏压Vb1，Vb2，作输出所定电流Iref的电流源。N沟道MOS晶体管M253，连接于N沟道MOS晶体管M252和N沟道MOS晶体管M254间，由栅极接收一定偏压Vb3。N沟道MOS晶体管M254，连接于N沟道MOS晶体管M253和接地节点间，由栅极接收N沟道MOS晶体管M253的漏极电位Vref。N沟道MOS晶体管M254，具有其栅极宽度为N沟道MOS晶体管M10所具有的宽度(W＝W0)的1/k倍的宽度(W＝W0/k)(沟道长度与N沟道MOS晶体管M10相等)。基准电流电路240，将N沟道MOS晶体管M253的漏极电位施加给N沟道MOS晶体管M10的栅极及选择电路230作偏压电位Vref，将N沟道MOS晶体管M254的漏极电位施加给选择电路230作偏压电位Vctrl。基准电位Vctrl被设定为：N沟道MOS晶体管M211～M214，M221～M224的栅极电位(从内部电路发来的信号D，ND的高电平电位和低电平电位，在此将高电位设定为2.5V，将低电位设定为0V)的最大值(2.5V)和最小值(0V)的中央电位(1.25V)减N沟道MOS晶体管M211～M214，M221～M224的阈值电位(在此设定约为0.5V)的值(0.75V)附近。
选择电路230，接收从基准电流电路240发来的偏压电位Vref以及基准电位Vctrl，输出允许信号EN1～EN4。
AND电路AD1～AD4，将从内部电路(未示)发来的信号D和从选择电路230发来的允许信号EN1～EN4的AND，向输出N沟道MOS晶体管M211～M214的栅极输出。AND电路AD11～AD14，将从内部电路(未示)发来的信号ND和从选择电路230发来的允许信号EN1～EN4的AND，向N沟道MOS晶体管M221～M224的栅极输出。信号ND是互补信号D的信号。AND电路AD1～AD4和AD11～AD14，在允许信号EN1～EN4在激活(逻辑高电位)时，将信号D，ND直接施加给N沟道MOS晶体管M211～M214，M221～M224的栅极。也就是说，让N沟道MOS晶体管M211～M214，M221～M224激活。相反，在允许信号EN1～EN4不激活(逻辑低位)时，不管信号D还是ND都将不激活(逻辑低位)信号施加给N沟道MOS晶体管M211～M214和M221～M224的栅极。也就是说，使N沟道MOS晶体管M211～M214，M221～M224不激活。补充一下，从内部电路发来的差动信号(D，ND)的逻辑高位以及AND电路AD1～AD4，AD11～AD14的电源电压被设定为2.5V。
切换元件210，包括N沟道MOS晶体管M211～M214。N沟道MOS晶体管M211～M214，并联于衬垫7和N沟道MOS晶体管M10间，由栅极接收AND电路AD1～AD4的输出量。
切换元件220，包括N沟道MOS晶体管M221～M224。N沟道MOS晶体管M221～M224，并联于衬垫6和N沟道MOS晶体管M10间，由栅极接收AND电路AD11～AD14的输出量。
N沟道MOS晶体管M10，连接于N沟道MOS晶体管M211～M214，M221～M224的源极和接收接地电压的接地节点间，由栅极接收从基准电流电路240发来的偏压电位Vref，输出所定的恒流。N沟道MOS晶体管M10的沟道宽度为：基准电流电路240中的N沟道MOS晶体管M254所具有的沟道宽度(W＝W0/k)的k倍的沟道宽度(W＝W0)(沟道长度与N沟道MOS晶体管M254相等)。因此，N沟道MOS晶体管M10，输出基准电流Iref的k倍的电流(Iref×k)。
以上构成的驱动电路，其特征在于：在切换元件210，220上设置多个并联N沟道MOS晶体管(在此4个)，使激活的N沟道MOS晶体管的数量变化，由此使切换开关210，220的接通电阻值变化。也就是说，在第1实施例中由衬底偏压效果使N沟道MOS晶体管M1，M2的接通电阻值变化。可是，一般整个LSI使用共同衬底，所以很难使衬底偏压变化，也很难广泛地设定由衬底偏压效果改变的接通电阻的范围，故在本实施例中改变了激活的N沟道MOS晶体管的数量。这样做，能很广泛地设定可改变的接通电阻的范围，故从设计上来说，很方便。
以下说明激活的N沟道MOS晶体管的数量决定方法。
在该驱动电路下，设置有：选择从内部电路发来的差动数据D，ND送到N沟道MOS晶体管M211～214，M221～224的AND电路AD1～AD4，AD11～AD14；通过控制AND电路AD1～AD4，AD11～AD14调整N沟道MOS晶体管M211～214，M221～224的激活数量。由AND电路AD1～AD4，AD11～AD14和选择电路230进行该调整。
选择电路230，如图5所示(为简单说明，在此省略了TD侧的N沟道MOS晶体管M221～224)那样，备有4个复制电路231～234。复制电路231～234，接收从基准电流电路240发来的偏压电位Vref以及基准电位Vctrl，输出允许信号EN1～EN4。复制电路231～234是将驱动电路的输出部缩小到1/n倍的。
图6为方框图，示出了复制电路231的内部结构。如图6所示，复制电路231包括：N沟道MOS晶体管M30～M32，运算放大器OP3，变换器IV3，电阻R3。电阻R3的电阻值，被设为电阻9(图1)的电阻值Rterm的n倍即Rterm×n，N沟道MOS晶体管M30，其沟道长度L与N沟道MOS晶体管M10的长度一致且其沟道宽度W缩小到N沟道MOS晶体管M10的1/n(W＝W0/n)。N沟道MOS晶体管M31，其沟道长度L与N沟道MOS晶体管M211，M221的长度一致且其沟道宽度W缩小到N沟道MOS晶体管M211，M221的沟道宽度(＝Wa)的1/n(W＝Wa/n)。由此，在切换元件210，220中，在只使N沟道MOS晶体管M211，M221激活时的N沟道MOS晶体管M10的漏极电位Vtt出现在N沟道MOS晶体管M30的漏极电位(复制电位)Vtrep上。
若在运算放大器OP3该复制电位Vtrep低于基准电位Vctrl，使允许信号EN1变High(激活)。允许信号EN1变High了，N沟道MOS晶体管M32通过变换器IV3成为截止，复制电位Vtrep下降，故允许信号EN1的High状态不受杂音等影响而保持稳定。也就是说，变换器IV3和N沟道MOS晶体管M32，在复制电路231生成比较运算放大器OP3的滞后现象(hysteresis)。
在复制电位Vtrep低于基准电位Vctrl时，即使将N沟道MOS晶体管M211，M221接通，N沟道MOS晶体管M10漏极电位Vtt还低于基准电位Vctrl，故由允许信号EN1让N沟道MOS晶体管M211，M221激活。
另外，其他复制电路232～234的结构也如图6所示的复制电路231相同。但是，N沟道MOS晶体管M31的沟道宽度不同于复制电路231。复制电路232～234中的N沟道MOS晶体管M31的沟道宽度W分别被设定为：
W＝(W1+W2)/n＝2Wa/n，
W＝(W1+W2+W3)/n＝3Wa/n，
W＝(W1+W2+W3+W4)/n＝4Wa/n，
在此，W1为N沟道MOS晶体管M211，M221的沟道宽度(＝Wa)，W2为N沟道MOS晶体管M212，M222的沟道宽度(＝Wa)，W3为N沟道MOS晶体管M213，M223的沟道宽度(＝Wa)，W4为N沟道MOS晶体管M214，M224的沟道宽度(＝Wa)。由此，复制电路232的复制电位Vtrep，在切换元件210，220中成为只在使2个N沟道MOS晶体管M211～212，M221～222激活时的N沟道MOS晶体管M10的漏极电位Vtt。另外，复制电路233的复制电位Vtrep，成为只使其它同切换元件210，220中3个N沟道MOS晶体管M211～213，M221～223激活时的N沟道MOS晶体管M10的漏极电位Vtt。还有，复制电路234的复制电位Vtrep，在切换元件210，220中成为在使所有的N沟道MOS晶体管M211～214，M221～224激活时的N沟道MOS晶体管M10的漏极电位Vtt。由此使激活的数量分别对应2个、3个、4个，并进行选择激活的数量，从而复制电位Vtrep下降到非常接近基准电位Vctrl但又不超过它。由此，N沟道MOS晶体管M211～M214，M221～M224在导通时的电阻(接通电阻)受调整，由此N沟道MOS晶体管M10的漏极电位Vtt在基准电位Vctrl附近。
补充一下，在此使复制电位Vtrep下降到非常接近基准电位Vctrl但又不超过它那样选择了激活数量，也可以使复制电位Vtrep上升到非常接近基准电位Vctrl但不超过它那样选择激活数量。
另外，在此改变N沟道MOS晶体管M211～M214，M221～M224的激活数量，也可以通过选择沟道宽度各不相同而激活的晶体管来调整接通电阻。例如图7所示那样，N沟道MOS晶体管M211～M214的沟道宽度W1～W4分别设为Wa，2Wa，3Wa，4Wa。此时，复制电路231～234的N沟道MOS晶体管M31的沟道宽度分别为：W1/n(＝Wa/n)，W2/n(＝2Wa/n)，W3/n(＝3Wa/n)，W4/n(＝4Wa/n)。再设上AND电路AD21～AD23，使其为选择允许信号EN1～EN4中的任何1个(只有1个)的电路形式。
另外，基准电位Vctrl，被调整为：N沟道MOS晶体管M211～M214，M221～M224的在栅极所施加的电压(VDD＝2.5V)的一半(1.25V)减N沟道MOS晶体管M211～M214，M221～M224的阈值电压(Vt0.5V)的值(0.75V)。由此，在N沟道MOS晶体管M211～M214，M221～M224的在栅极所施加的振幅的中央电位(AND电路AD1～AD4，AD11～AD14的输出振幅的中央电位)附近，进行在N沟道MOS晶体管M211～M214，M221～M224的接通/截止切换动作。也就是说，在N沟道MOS晶体管M211～M214，M221～M224中，在同一个时刻下接通/截止，故如图10所示的交点P1那样，差动输出数据TD，NTD在中央交叉。因此，抑制差动输出数据的差动时滞(差动偏斜)。
另外，N沟道MOS晶体管M10以及基准电流电路240中的N沟道MOS晶体管M254中的源极/漏极间电压Vds都成为基准电位Vctrl附近，故能抑制沟道调制效果，而高精度地映出基准电流Iref的k倍的电流。因此，不但输出电流(Iref×k)的精度提高，差动输出振幅(Iref×k×Rterm)的精度也提高。
另外，在此，在切换元件210，220的N沟道MOS晶体管的数量设为4个，但并不限于此。

Claims (19)

1.一种驱动电路，其中包括：
恒流部，输出所定的正或负电流；
第1衬垫，可连接于其一端连接在接收第1电压的第1节点的驱动电路外部的第1电阻的另一端；
第2衬垫，可连接于其一端连接在上述第1节点的驱动电路外部的第2电阻的另一端；
第1切换元件，连接于上述恒流部的输出节点和上述第1衬垫间，根据第1信号接通/截止；
第2切换元件，连接于上述恒流部的输出节点和上述第2衬垫间，根据互补上述第1信号的第2信号接通/截止；
控制部，根据改变切换元件的电阻值，使恒流部的输出节点的电位变化，从而控制上述恒流部的输出节点的电位，使它成为所定电位。
2.根据权利要求第1所述的驱动电路，其中：
上述控制部，根据上述恒流部的输出节点的电位，使上述第1及第2切换元件的接通电阻值变化。
3.根据权利要求第2所述的驱动电路，其中：
上述第1切换元件包括连接于上述恒流部的输出节点和上述第1衬垫间，并根据上述第1信号接通/截止的第1晶体管；
上述第2切换元件包括连接于上述恒流部的输出节点和上述第2衬垫间，并根据上述第2信号接通/截止的第2晶体管；
上述控制部，根据上述恒流部的输出节点的电位，使上述第1及第2晶体管的衬底电位变化。
4.根据权利要求第2所述的驱动电路，其中：
上述第1切换元件包括并联于上述恒流部的输出节点和上述第1衬垫间，并根据上述第1信号接通/截止的第1及第2晶体管；
上述第2切换元件包括并联于上述恒流部的输出节点和上述第2衬垫间，并根据上述第2信号接通/截止的第3及第4晶体管；
上述控制部，根据上述恒流部的输出节点的电位，使上述第1及第4晶体管激活/不激活。
5.根据权利要求第3所述的驱动电路，其中：
上述所定电位，被设定为：
上述第1或第2晶体管的栅极电位的最小值和最大值的中央电位减上述第1或第2晶体管的阈值电位的值。
6.根据权利要求第4所述的驱动电路，其中：
上述所定电位，被设定为：
上述第1或第2晶体管的栅极电位的最小值和最大值的中央电位减上述第1或第2晶体管的阈值电位的值。
7.根据权利要求第4项所述的驱动电路，其中：
上述恒流部连接于上述恒流部的输出节点和接收第2电压的第2节点间，并包括由栅极接收第1偏压的第5晶体管；
上述驱动电路再备有第1及第2复制电路；
上述第1复制电路包括第3电阻，第6晶体管以及第7晶体管；
上述第3电阻连接于上述第1节点和上述第6晶体管间，并具有上述第1电阻的电阻值以第1比率放大的电阻值；
上述第6晶体管连接于上述第3电阻和上述第7晶体管间，由栅极接收第2偏压，并具有将上述第1晶体管的沟道幅度比率以上述第1比率缩小的沟道幅度比；
上述第7晶体管连接于上述第6晶体管和上述第2节点间，由栅极接收上述第1偏压，并具有将上述第5晶体管的沟道幅度比率以上述第1比率缩小的沟道幅度比；
上述第2复制电路包括第4电阻，第8晶体管以及第9晶体管；
上述第4电阻连接于上述第1节点和上述第8晶体管间，并具有上述第1电阻的电阻值以上述第2比率放大的电阻值；
上述第8晶体管连接于上述第4电阻和上述第9晶体管间，由栅极接收第3偏压，并具有将上述第2晶体管的沟道幅度比率或上述第1及第2晶体管的沟道幅度比率的和以上述第2比率缩小的沟道幅度比率；
上述第9晶体管连接于上述第8晶体管和上述第2节点间，由栅极接收上述第1偏压，并具有将上述第5晶体管的沟道幅度比率以上述第2比率缩小的沟道幅度比率；
上述控制部按照上述第1复制电路中的上述第7晶体管的漏极电位及上述第2复制电路中的上述第9晶体管的漏极电位使上述第1至第4的晶体管激活/不激活。
8.根据权利要求第7项所述的驱动电路，其中：
再备有标准电流电路；
上述标准电流电路包括：
连接于上述第1节点和上述第2节点间，由栅极接收第4偏压的第10晶体管；
在上述第10晶体管和上述第2节点间和上述第10晶体管串联，且由栅极接收施加给上述第5晶体管的栅极的偏压的第11晶体管；
上述控制部按照上述第1复制电路的上述第7晶体管的漏极电位和上述标准电流电路中的上述第11晶体管的漏极电位之间的比较结果，以及按照上述第2复制电路的上述第9晶体管的漏极电位和上述标准电流电路中的上述第11晶体管的漏极电位之间的比较结果，使上述第1至第4的晶体管激活/不激活。
9.根据权利要求第4项所述的驱动电路，其中：
由上述第1至第4晶体管的栅极所施加的电位低于上述第1电压。
10.一种驱动电路，其中包括：
恒流部，输出所定的正或负电流；
第1衬垫；
第2衬垫；
第1切换元件，连接于上述恒流部的输出节点和上述第1衬垫间，根据第1信号接通/截止；
第2切换元件，连接于上述恒流部的输出节点和上述第2衬垫间，根据互补上述第1信号的第2信号接通/截止；
第1电阻，连接于接收第1电压的第1节点和第1衬垫间；
第2电阻，连接于上述第1节点和上述第2衬垫间；
控制部，根据改变切换元件的电阻值，使恒流部的输出节点的电位变化，从而控制上述恒流部的输出节点的电位，使它成为所定电位。
11.根据权利要求第10所述的驱动电路，其中：
上述控制部，根据上述恒流部的输出节点的电位，使上述第1及第2切换元件的接通电阻值变化。
12.根据权利要求第11所述的驱动电路，其中：
上述第1切换元件包括连接于上述恒流部的输出节点和上述第1衬垫间，并根据上述第1信号接通/截止的第1晶体管；
上述第2切换元件包括连接于上述恒流部的输出节点和上述第2衬垫间，并根据上述第2信号接通/截止的第2晶体管；
上述控制部，根据上述恒流部的输出节点的电位，使上述第1及第2晶体管的衬底电位变化。
13.根据权利要求第11所述的驱动电路，其中：
上述第1切换元件包括并联于上述恒流部的输出节点和上述第1衬垫间，并根据上述第1信号接通/截止的第1及第2晶体管；
上述第2切换元件包括并联于上述恒流部的输出节点和上述第2衬垫间，并根据上述第2信号接通/截止的第3及第4晶体管；
上述控制部，根据上述恒流部的输出节点的电位，使上述第1及第4晶体管激活/不激活。
14.根据权利要求第12所述的驱动电路，其中：
上述所定电位，被设定为：
上述第1或第2晶体管的栅极电位的最小值和最大值的中央电位减上述第1或第2晶体管的阈值电位的值。
15.根据权利要求第13所述的驱动电路，其中：
上述所定电位，被设定为：
上述第1或第2晶体管的栅极电位的最小值和最大值的中央电位减上述第1或第2晶体管的阈值电位的值。
16.根据权利要求第13项所述的驱动电路，其中：
上述恒流部连接于上述恒流部的输出节点和接收第2电压的第2节点间，并包括由栅极接收第1偏压的第5晶体管；
上述驱动电路再备有第1及第2复制电路；
上述第1复制电路包括第3电阻，第6晶体管以及第7晶体管；
上述第3电阻连接于上述第1节点和上述第6晶体管间，并具有上述第1电阻的电阻值以上述第1比率放大的电阻值；
上述第6晶体管连接于上述第3电阻和上述第7晶体管间，由栅极接收第2偏压，并具有将上述第1晶体管的沟道幅度比率以上述第1比率缩小的沟道幅度比；
上述第7晶体管连接于上述第6晶体管和上述第2节点间，由栅极接收上述第1偏压，并具有将上述第5晶体管的沟道幅度比率以上述第1比率缩小的沟道幅度比；
上述第2复制电路包括第4电阻，第8晶体管以及第9晶体管；
上述第4电阻连接于上述第1节点和上述第8晶体管间，并具有上述第1电阻的电阻值以上述第2比率放大的电阻值；
上述第8晶体管连接于上述第4电阻和上述第9晶体管间，由栅极接收第3偏压，并具有将上述第2晶体管的沟道幅度比率或上述第1及第2晶体管的沟道幅度比率的和以上述第2比率缩小的沟道幅度比率；
上述第9晶体管连接于上述第8晶体管和上述第2节点间，由栅极接收上述第1偏压，并具有将上述第5晶体管的沟道幅度比率以上述第2比率缩小的沟道幅度比率；
上述控制部按照上述第1复制电路中的上述第7晶体管的漏极电位及上述第2复制电路中的上述第9晶体管的漏极电位使上述第1至第4的晶体管激活/不激活。
17.根据权利要求第16项所述的驱动电路，其中：
再备有标准电流电路；
上述标准电流电路包括：
连接于上述第1节点和上述第2节点间，由栅极接收第4偏压的第10晶体管；
在上述第10晶体管和上述第2节点间和上述第10晶体管串联，且由栅极接收施加给上述第5晶体管的栅极的偏压的第11晶体管；
上述控制部按照上述第1复制电路的上述第7晶体管的漏极电位和上述标准电流电路中的上述第11晶体管的漏极电位之间的比较结果，以及按照上述第2复制电路的上述第9晶体管的漏极电位和上述标准电流电路中的上述第11晶体管的漏极电位之间的比较结果，使上述第1至第4的晶体管激活/不激活。
18.根据权利要求第13项所述的驱动电路，其中：
由上述第1至第4晶体管的栅极所施加的电位低于上述第1电压。
19.一种驱动电路，它根据差动输入信号互补驱动第1及第2输出节点，其中包括：
根据上述差动输入信号中的一个信号驱动上述第1输出节点的第1驱动部；
根据上述差动输入信号中的另一个信号驱动上述第2输出节点的第2驱动部；
连接上述第1和第2驱动部的电流源(M10)；
控制上述第1及第2驱动部的驱动时刻的控制部，通过进行负反馈控制，以使上述第1、第2驱动部和上述电流源(M10)的连接点的电位成为规定的基准电位，使上述第1输出节点的电压电平的切换时刻和上述第2输出节点的电压电平的切换时刻一致。
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