CN102446232B - 电路模型提取方法 - Google Patents

Abstract

本发明涉及一种电路模型提取方法，用于代表一应用电路的接口引脚的输出驱动能力及该应用电路的接口引脚的输入电容。

Description

电路模型提取方法

技术领域

本发明涉及一种电路模型提取方法，尤其涉及一种用于代表一应用电路的接口引脚的输出驱动能力及该应用电路的接口引脚的输入电容的电路模型提取方法。

背景技术

一般而言，欲产生电路设计硬区块(Hard Block)的自由模型(Liberty Model)，需表明(specify)以下两种设计信息：一、接口引脚电容值(Interface Pin Capacitance)；二、该接口引脚等效驱动能力。

现有方法的处理可分为以下二类：

(一)人工查考(Trace)每个引脚所连接到的元件，计算其等效电容以及查考输出引脚的等效驱动能力。需耗费大量时间及人力，并且发生错误的机率很高，例如：遗漏、计算错误、填写错误...等状况皆可能发生。

(二)通过模拟：接口引脚电容可由直流模拟结果得到每个引脚在单一偏压状态下的引脚电容，但难以保证是最差状况(worstcase)的引脚电容。而输出引脚等效驱动能力则需执行瞬时模拟(Transient Simulation)，在输出引脚上承载固定的负载，记录输出引脚的瞬时时间(Transition Time)，再将标准元件库(Standard CellLibrary)内的所有缓冲器承载相同的负载后，执行瞬时仿真，找到输出瞬时时间(Output Transition Time)与输出引脚的瞬时时间最接近者，即表示该输出引脚驱动器与此缓冲器近似。先前技术中接口引脚均由上述方式得到近似的驱动能力，随着芯片设计复杂度与日俱增，模拟可能需要数小时甚至更久才能得到结果，并且为了得到想要的模拟结果，需要设计一组、甚至多组输入测试样本(Inputpattern)，也因此消耗许多时间在准备模拟环境上。

为此，本申请的发明人研究出一种针对输出入引脚的电路模型的提取方法，其可改善已知技术中的问题。

发明内容

本发明众多的目的之一在于简化取得应用电路引脚的等效电容值及其驱动能力的流程，其是以静态(static)的方式，不需模拟，从而大幅降低人工查考可能造成错误的机会及人力的消耗，其中该应用电路可为一集成电路。

根据本发明的一实施例，其披露了一种电路模型提取方法，用于代表一应用电路的输出驱动能力。其步骤包括：接收一网络连线表(netlist)，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；在该网络连线表中，选择该应用电路的一接口引脚；在该网络连线表中，选择该应用电路的一偏压引脚(biaspin)；在该网络连线表中，选取该接口引脚与该偏压引脚间的至少一路径；以及根据该至少一路径上的所有第一晶体管的宽长比(width/length ratio)，得到一加总等效宽长比。

为使贵审查员对于本发明的结构目的和功效有更进一步的了解与认同，兹配合图示范例详细说明如下。

附图说明

图1是本发明的一优选实施例的示意图；

图2是本发明的另一优选实施例的示意图；

图3A是进一步说明图1实施例的示意图；

图3B是进一步说明图3A的等效电路的示意图；

图4是本发明的另一优选实施例的示意图；以及

图5是进一步说明图4实施例的示意图。

【主要元件符号说明】

s101～s105  步骤

s201～s204  步骤

301a，301b  输出引脚

302a，302b  偏压引脚

303a，303b  接地引脚

304a～305a，304b  P型晶体管

306a～308a，306b  N型晶体管

s401～s404  步骤

501  输入引脚

502  负载电容

503  P型晶体管

504  N型晶体管

具体实施方式

图1是本发明的一优选实施例的示意图，涉及一种电路模型提取方法，用于代表一应用电路的输出驱动能力，其包含以下步骤：

s101：接收一网络连线表(netlist)，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；

s102：在该网络连线表中，选择该应用电路的一接口引脚；

s103：在该网络连线表中，选择该应用电路的一偏压引脚(biaspin)；

s104：在该网络连线表中，选取该接口引脚与该偏压引脚间的至少一路径；以及

s105：根据该至少一路径上的所有第一晶体管的宽长比(width/length ratio)，得到一加总等效宽长比。

优选地，图1的方法进一步包含以下步骤：

s106(未示出)：根据该加总等效宽长比(width/length ratio)，自一标准元件库中的多组等效晶体管中，选取一等效晶体管。

优选地，该等效晶体管的宽长比实质上等于或小于该加总等效宽长比。

优选地，该偏压引脚被定义为一电源端口时，该第一晶体管为一P型晶体管。

优选地，该偏压引脚被定义为一接地端口时，该第一晶体管为一N型晶体管。

本发明的另一优选实施例为一种存储介质，其用于存储一计算机程序，该计算机程序用以加载于一计算机，以使该计算机执行上述实施例的电路模型提取方法。

图2是本发明的另一优选实施例的示意图，涉及一种电路模型提取方法，用于代表一应用电路的输出驱动能力，其包含以下步骤：

s201：接收一网络连线表，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；

s202：在该网络连线表中，选择该应用电路的一接口引脚、一电源端口、以及一接地端口；

s203：在该网络连线表中，选取该接口引脚与该电源端口间的至少一第一路径，以及该接口引脚与该接地端口间的至少一第二路径；以及

s204：根据该至少一第一路径上的所有第一晶体管的宽长比，得到一第一加总等效宽长比，以及根据该至少一第二路径上的所有第二晶体管的宽长比，得到一第二加总等效宽长比。

优选地，图2的方法进一步包含以下步骤：s205(未示出)：根据该第一加总等效宽长比和该第二加总等效宽长比，自一标准元件库中的多组缓冲器中，选取一等效缓冲器。

优选地，该等效缓冲器输出端的所有第一晶体管的等效宽长比实质上等于或小于该第一加总等效宽长比。

优选地，该等效缓冲器输出端的所有第二晶体管的等效宽长比实质上等于或小于该第二加总等效宽长比。

本发明的另一优选实施例为一种存储介质，其用于存储一计算机程序，该计算机程序用以加载于一计算机，以使该计算机执行上述实施例的电路模型提取方法。

为进一步说明图1与图2的实施例，请参考图3A，图3A为一应用电路的局部电路图，其至少包括一输出引脚301a、一电源端口302a以及一接地端口303a；其中，偏压引脚302a与输出引脚301a之间包括一P型晶体管304a和一P型晶体管305a；而接地引脚303a与输出引脚301a之间包括一N型晶体管306a和两个串联连接的N型晶体管307a及308a；在此将电源端口与接地端口视为偏压引脚(bias pin)。

接着，请参考图3B，图3B为图3A的等效电路图，其至少包括一输出引脚301b、一偏压引脚302b以及一接地引脚303b；其中，偏压引脚302b与输出引脚301b之间包括一P型晶体管304b；而接地引脚303b与输出引脚301b之间包括一N型晶体管306b。

此时，P型晶体管304b即为P型晶体管304a与P型晶体管305a的并联，在P型晶体管304a和P型晶体管305a皆为最小长度(minimum length)时，P型晶体管304b的等效宽度即为P型晶体管304a和P型晶体管305a等效宽度的二者相加，而晶体管304b的等效长度即为最小长度。

N型晶体管306b即为N型晶体管307a和307b串联连接后再与N型晶体管306a并联所得到的一个等效的N型晶体管。

其中，晶体管的串、并联可将其化为具最小长度的晶体管，根据各个晶体管的宽长比加以运算而得到，此为熟悉本领域者的通常知识，在此不予赘述。

而后可再根据P型晶体管304b的等效宽长比，自一标准元件库中的多组等效晶体管中，选取一P型等效晶体管来代表P型晶体管304b，其中该P型等效晶体管的等效宽长比实质上等于或小于P型晶体管304b的等效宽长比；也可根据N型晶体管306b的等效宽长比，自一标准元件库中的多组N型等效晶体管中，选取一N型等效晶体管来代表N型晶体管306b，其中该N型等效晶体管的等效宽长比实质上等于或小于N型晶体管306b的等效宽长比；也可根据P型晶体管304b的等效宽长比与N型晶体管306b的等效宽长比，自一标准元件库中的多组等效缓冲器中，选取一等效缓冲器来代表P型晶体管304b与N型晶体管306b，其中该等效缓冲器输出端的P型等效晶体管的等效宽长比实质上等于或小于P型晶体管304b的等效宽长比，且该等效缓冲器输出端的N型等效晶体管的等效宽长比实质上等于或小于N型晶体管306b的等效宽长比。

图4是本发明的另一优选实施例的示意图，用于代表一应用电路的输入电容，其包含以下步骤：

s401：接收一网络连线表，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；

s402：在该网络连线表中选择该应用电路的一接口引脚；

s403：计算与该接口引脚相连的一晶体管的栅极的等效长度与宽度的乘积的总和；以及

s404：将该乘积的总和与一单位电容值相乘来得到一等效电容值。

优选地，图4中的s404：将该乘积的总和与一单位电容值相乘来得到一等效电容值的步骤进一步包含以下步骤：s405(未示出)：利用该应用电路的一元件模型(device model)数据来得到该单位电容值。

优选地，该单位电容值是在该晶体管导通时的一导通单位电容值。

优选地，图4的方法进一步包含以下步骤：s406(未示出)：将该等效电容值与该接口引脚的一连接电容相加来得到一等效负载电容值。

本发明的另一优选实施例为一种存储介质，其用于存储一计算机程序，该计算机程序用以加载于一计算机，以使该计算机执行上述实施例的电路模型提取方法。

为更明确说明图4的实施例，请参考图5，图5为另一应用电路的局部电路图，其至少包括一输入引脚501；一等效负载电容502；以及该应用电路中栅极相连的元件如一P型晶体管503和一N型晶体管504，其中P型晶体管503和N型晶体管504的栅极与输入引脚501相连。此时，图5的电路模型提取方法可依P型晶体管503和N型晶体管504的栅极的长度及宽度的乘积与晶圆加工厂所提供的晶体管元件模型的单位电容值相乘后得到P型晶体管503及N型晶体管504的栅极等效电容。之后可再将P型晶体管503及N型晶体管504的栅极等效电容与等效负载电容502的等效电容相加即可得到一输入等效电容。在此，该单位电容值可为在该晶体管导通时的一导通单位电容值，本发明可为在不考虑偏压的变动下得到的栅极等效电容。

以上所述者，仅为本发明的示例性实施方式，并不能以其限定本发明所实施的范围。即但凡依本发明权利要求书所作的均等变化与修饰，皆应仍属于本发明专利涵盖的范围内，谨请贵审查委员明鉴，并祈惠准，是所至祷。

Claims (14)

1.一种电路模型提取方法，用于代表一应用电路的输出驱动能力，包含：

接收一网络连线表，所述网络连线表用来描述所述应用电路的电路结构，所述应用电路包含多个晶体管；

在所述网络连线表中，选择所述应用电路的一接口引脚；

在所述网络连线表中，选择所述应用电路的一偏压引脚；

在所述网络连线表中，选取所述接口引脚与所述偏压引脚间的至少一路径；以及

根据所述至少一路径上的所有第一晶体管的宽长比，得到一加总等效宽长比。

2.根据权利要求1的电路模型提取方法，还包含：

根据所述加总等效宽长比，自一标准元件库中的多组等效晶体管中，选取一等效晶体管。

3.根据权利要求2的电路模型提取方法，其中，所述等效晶体管的宽长比实质上等于所述加总等效宽长比。

4.根据权利要求2的电路模型提取方法，其中，所述等效晶体管的宽长比小于所述加总等效宽长比。

5.根据权利要求1的电路模型提取方法，其中，所述偏压引脚被定义为一电源端口时，所述第一晶体管为一P型晶体管。

6.根据权利要求1的电路模型提取方法，其中，所述偏压引脚被定义为一接地端口时，所述第一晶体管为一N型晶体管。

7.一种电路模型提取方法，其用以代表一应用电路模型的输出驱动能力，包含：

接收一网络连线表，所述网络连线表用来描述所述应用电路的电路结构，所述应用电路包含多个晶体管；

在所述网络连线表中，选择所述应用电路的一接口引脚、一电源端口、以及一接地端口；

在所述网络连线表中，选取所述接口引脚与所述电源端口间的至少一第一路径，以及所述接口引脚与所述接地端口间的至少一第二路径；以及

根据所述至少一第一路径上的所有第一晶体管的宽长比，得到一第一加总等效宽长比，以及根据所述至少一第二路径上的所有第二晶体管的宽长比，得到一第二加总等效宽长比。

8.根据权利要求7的电路模型提取方法，还包含：

根据所述第一加总等效宽长比以及所述第二加总等效宽长比，自一标准元件库中的多组缓冲器中，选取一等效缓冲器。

9.根据权利要求8的电路模型提取方法，其中，所述等效缓冲器输出端的所有第一晶体管的等效宽长比小于所述第一加总等效宽长比。

10.根据权利要求8的电路模型提取方法，其中，所述等效缓冲器输出端的所有第二晶体管的等效宽长比小于所述第二加总等效宽长比。

11.一种电路模型提取方法，用于代表一应用电路的输入电容，包含：

接收一网络连线表，所述网络连线表用来描述所述应用电路的电路结构，所述应用电路包含多个晶体管；

在所述网络连线表中选择所述应用电路的一接口引脚；

计算与所述接口引脚相连的一晶体管的栅极的等效长度与宽度的乘积的总和；以及

将所述乘积的总和与一单位电容值相乘来得到一等效电容值。

12.根据权利要求11的电路模型提取方法，其中，将所述乘积的总和与一单位电容值相乘来得到一等效电容值的步骤还包含：

利用所述应用电路的一元件模型数据来得到所述单位电容值。

13.根据权利要求11的电路模型提取方法，其中，所述单位电容值是在所述晶体管导通时的一导通单位电容值。

14.根据权利要求11的电路模型提取方法，还包含：

将所述等效电容值与所述接口引脚的一连接电容相加来得到一等效负载电容值。

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