CN102722605A - 电路的验证方法和半导体器件的模拟方法 - Google Patents

电路的验证方法和半导体器件的模拟方法 Download PDF

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CN102722605A CN2012101617014A CN201210161701A CN102722605A CN 102722605 A CN102722605 A CN 102722605A CN 2012101617014 A CN2012101617014 A CN 2012101617014A CN 201210161701 A CN201210161701 A CN 201210161701A CN 102722605 A CN102722605 A CN 102722605A
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于明
郑舒静
许猛勇
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Abstract

电路的验证方法和半导体器件的模拟方法。所述电路的验证方法包括：在电路中设置第一器件、第一二极管和第二二极管，以对应具有深N阱的半导体器件；组合所述第一器件、所述第一二极管和所述第二二极管，以在所述电路中形成半导体器件组合；对形成有所述半导体器件组合的所述电路进行物理验证。本发明技术方案将现有技术需要使用的多个器件组合为一个半导体器件组合，便于直接在电路中添加该半导体器件组合，而不必如现有技术中逐一添加模拟该半导体器件所需的各个器件，减少了电路设计的工作量，提高了等效电路设计的效率，另外还避免了利用EDA设计工具进行物理验证时可能存在的风险。

Description

电路的验证方法和半导体器件的模拟方法
技术领域
本发明涉及半导体领域，特别涉及包含半导体器件的电路的验证方法和半导体器件的模拟方法。
背景技术
半导体产品制造是一个流程高度复杂，资金高度密集的加工过程。与其他产品的制造过程相比，半导体产品制造的特殊性表现在产品工序的繁多，对设备的高利用率要求。常规的半导体产品制造主要包括设计、仿真、版图布局和物理验证等几个阶段。
设计阶段，工程师设计出包含半导体器件的电路原理图。
仿真阶段，工程师测试设计阶段设计的电路。仿真的基本思想就是建立一个能够模仿某个真实系统动态行为的计算机模型，利用该模型来对真实系统的行为变化进行数值模拟实验，通过重复运行的模拟实验以及对模拟输出数据的分析来达到对该系统在给定条件下的动态行为的了解评估，进而改进或者优化系统的目的。
版图布局阶段，工程师基于经过物理验证的电路原理图完成布局布线设计。
物理验证阶段，工程师鉴定和修正上述半导体器件电路原理图中的设计规则错误和布局布线错误。该阶段的一致性验证可以确保版图和电路原理图在连接上的一致性。
事实上，一个合格的半导体或集成电路产品的问世可能需要将上述过程反复多次。布局工程师可能同时掌握物理验证和参数提取工具；设计规则检测用于检查一个版图是否符合芯片加工厂的工艺约束，而参数提取则将在前仿真中没有考虑到的寄生的电阻电容参数从生成的版图中提取出来，反标到网表文件中供模拟和数位工程师做版图后仿真之用。模拟和数位工程师根据包含了寄生参数的网表文件来调整已有的设计以达到项目要求的物理、电气特性和逻辑功能。然后再将仿真后网表送到布局工程师手中进行重新的布局布线；这样的循环往往要来回数次才能得到满意的结果。
简而言之，工程师设计出半导体器件的电路原理图后，需要对该电路原理图进行物理验证，并根据物理验证的结果判断该等效电路的设计方案是否正确，进而确保该器件的等效电路和版图设计匹配。
然而，发明人发现利用电子设计自动化（Electronic Design Automation，EDA）设计工具设计出的具有深N阱的半导体器件的电路原理图经过物理验证和版图布局后，版图布局和在设计阶段获得的电路设计有时会不匹配，电路行为发生了改变，进而，可能导致设计成品的性能下降甚至失效。
发明内容
本发明解决是现有技术中版图布局和电路设计不匹配的问题。
为解决上述问题，本发明技术方案提供一种电路的验证方法，包括：在电路中设置第一器件、第一二极管和第二二极管，以对应具有深N阱的半导体器件；组合所述第一器件、所述第一二极管和所述第二二极管，以在所述电路中形成半导体器件组合；对形成有所述半导体器件组合的所述电路进行物理验证。
可选地，所述半导体器件为具有深N阱的NMOS晶体管，所述第一器件为NMOS晶体管。
可选地，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合包括：将所述第一二极管的输入端连接至所述NMOS晶体管的衬底，输出端连接至所述第二二极管的输出端；将连接在一起的所述NMOS晶体管、所述第一二极管和所述第二二极管设置为半导体器件组合，以在所述物理验证时保留所述第一二极管和所述第二二极管。
可选地，所述半导体器件为N型有源扩散电阻，所述第一器件为有源电阻。
可选地，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合包括：将所述第一二极管的输入端连接至所述有源电阻的衬底，输出端连接至所述第二二极管的输出端；将连接在一起的所述有源电阻、所述第一二极管和所述第二二极管设置为半导体器件组合，以在所述物理验证时保留所述第一二极管和所述第二二极管。
可选的，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合还包括：建立子电路宏单元，所述子电路宏单元包括连接在一起的所述第一器件、所述第一二极管和所述第二二极管；设置所述第一器件、所述第一二极管和所述第二二极管的属性参数；所述对形成有所述半导体器件组合的所述电路进行物理验证包括：调用所述子电路宏单元，以对所述电路进行物理验证。
本发明技术方案还提供一种半导体器件的模拟方法，包括：获取对应具有深N阱的半导体器件的第一器件、第一二极管和第二二极管；组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合。
可选地，所述半导体器件为具有深N阱的NMOS晶体管，所述第一器件为NMOS晶体管。
可选地，所述组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合包括：将所述第一二极管的输入端连接至所述NMOS晶体管的衬底，输出端连接至所述第二二极管的输出端；将连接在一起的所述NMOS晶体管、所述第一二极管和所述第二二极管设置为半导体器件组合。
可选地，所述半导体器件为N型有源扩散电阻，所述第一器件为有源电阻。
可选地，所述组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合包括：将所述第一二极管的输入端连接至所述有源电阻的衬底，输出端连接至所述第二二极管的输出端；将连接在一起的所述有源电阻、所述第一二极管和所述第二二极管设置为半导体器件组合。
可选的，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合还包括：建立子电路宏单元，所述子电路宏单元包括连接在一起的所述第一器件、所述第一二极管和所述第二二极管；设置所述第一器件、所述第一二极管和所述第二二极管的属性参数。
与现有技术相比，上述技术方案具有下优点：
避免了利用EDA设计工具进行物理验证时可能存在的风险，具体地，上述技术方案将组成具有深N阱的半导体器件需要的各个器件组合，物理验证过程中不存在组合的器件被省略而导致最后的版图设计和电路设计不匹配的风险，提高了设计的可靠性。
相对于现有技术在EDA设计工具中构建新的半导体器件种类的方法，上述技术方案无需更多的设计支持工作量，简化了电路设计过程。
将现有技术需要使用的多个器件组合为一个半导体器件组合，便于直接在电路中添加该半导体器件组合，而不必如现有技术中逐一添加模拟该半导体器件所需的各个器件，减少了电路设计的工作量，提高了等效电路设计的效率。
同时，本发明技术方案采用附加子电路宏单元的形式，即克服了对器件模拟重新建模的要求，又保证了器件的模拟精度。
附图说明
图1是本发明实施方式的电路的验证方法的流程图；
图2是具有深N阱的NMOS晶体管的截面图；
图3是现有的具有深N阱的NMOS晶体管的等效电路；
图4a是对现有具有深N阱的NMOS晶体管的等效电路进行物理验证的电路图；
图4b是物理验证阶段与图4a所示电路图的电路行为一致的另一电路图；
图5是在EDA设计工具中为模拟具有深N阱的NMOS晶体管而构建的5端口器件；
图6是采用本发明实施方式的电路的验证方法中具有深N阱的NMOS晶体管的等效电路；
图7是采用本发明实施方式的电路的验证方法中N型有源扩散电阻的等效电路；
图8是本发明实施方式的半导体器件的模拟方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
为解决现有技术中版图布局和电路设计不匹配的问题，发明人经过研究，提出了一种电路的验证方法。参阅图1，图1是本发明实施方式的电路的验证方法的流程图。所述电路的验证方法包括：
S1：在电路中设置第一器件、第一二极管和第二二极管，以对应具有深N阱的半导体器件；
S2：组合所述第一器件、所述第一二极管和所述第二二极管，以在所述电路中形成半导体器件组合；
S3:对形成有所述半导体器件组合的所述电路进行物理验证。
所述半导体器件为具有深N阱的半导体器件。深N阱（Deep Nwell，DNW）是在N阱之下再注入一层N型杂质。目的是用DNW来隔离P阱和p衬底，使p衬底耦合噪声更小。一般用于对噪声比较敏感的芯片，例如射频芯片。常见的具有深N阱的半导体器件有具有深N阱的NMOS晶体管、N型有源扩散电阻等。
下面以具有深N阱的NMOS晶体管为例详细说明本发明实施方式的电路的验证方法中。
参阅图2，图2描述了具有深N阱的NMOS晶体管的截面图。具有深N阱的NMOS晶体管包括P型衬底101，形成于P型衬底101内的深N阱102，形成于深N阱102内的P阱103，形成于P阱103内的N+型注入区104a、104b，以及形成于P阱103上的栅极105。为提高深N阱102接出的欧姆接触并使深N阱102的电位均匀分布，所述具有深N阱的NMOS晶体管还可以在深N阱102内形成N阱106a、106b。
在半导体器件或集成电路的设计阶段，工程师利用EDA设计工具设计出相应的电路原理图。电子设计自动化（Electronic Design Automation，EDA）设计工具是各种智能化的集成电路设计软件的总成。随着微电子技术的迅速发展以及集成电路规模不断提高，对电路性能的设计要求越来越严格，这势必对用于大规模集成电路的设计工具提出越来越高的要求。自1972年美国加利福尼亚大学伯克利分校电机工程和计算机科学系开发的用于集成电路性能分析的电路模拟程序SPICE（Simulation Program with IC Emphasis）诞生以来，为适应现代微电子工业的发展，各种用于集成电路设计的电路模拟分析工具不断涌现。
以HSPICE软件为例，HSPICE是为集成电路设计中的稳态分析，瞬态分析和频域分析等电路性能的模拟分析而开发的一个商业化通用电路模拟程序，目前已被许多公司、大学和研究开发机构广泛应用。HSPICE可与许多主要的EDA设计工具，诸如Cadence、Workview等兼容，能提供许多重要的针对集成电路性能的电路仿真和设计结果。采用HSPICE软件可以在直流到高于100MHz的微波频率范围内对电路作精确的仿真、分析和优化。在实际应用中，HSPICE能提供关键性的电路模拟和设计方案，并且应用HSPICE进行电路模拟时，其电路规模仅取决于用户计算机的实际存储器容量。
现有技术中，通常使用两种方法来利用EDA设计工具模拟具有深N阱的半导体器件。以具有深N阱的NMOS晶体管为例，第一种方法是根据具有深N阱的NMOS晶体管的截面图所示结构，逐个添加EDA设计工具中的部件来构建该具有深N阱的NMOS晶体管；第二种方法是在EDA设计工具中增加一个NMOS器件的种类以示和不具有深N阱的NMOS晶体管的区别，相当于硬区分。
对于第一种方法，其主要存在两方面的缺点：
一是在等效电路的设计阶段需要工程师手工添加NMOS晶体管、第一二极管和第二二极管。参阅图3，在模拟具有深N阱的NMOS晶体管时，需要逐个构建电路中的具有深N阱的NMOS晶体管，每个具有深N阱的NMOS晶体管都需要手工添加上述NMOS晶体管、第一二极管D1和第二二极管D2这三个部件。对于复杂的集成电路来说，这种做法大大增加了工程师的工作量。
二是导致在物理验证阶段存在风险，即物理验证工具可能产生错误的验证结果，使得电路设计和后续的版图设计不匹配。
具体而言，请参阅图4a，待验证的一集成电路的等效电路包括第一具有深N阱的NMOS晶体管和第二具有深N阱的NMOS晶体管。其中，第一具有深N阱的NMOS晶体管的等效电路由NMOS晶体管NMOS1、第一二极管D1和第二二极管D2串接组成，NMOS晶体管NMOS1和第一二极管D1连接于节点N1、第一二极管D1和第二二极管D2连接于节点N2、第二二极管D2的输入端连接于节点N3；第二具有深N阱的NMOS晶体管的等效电路由NMOS晶体管NMOS2、第一二极管D3和第二二极管D4串接组成。
结合图2，对上述等效电路进行版图布局时，NMOS晶体管NMOS1和NMOS晶体管NMOS2都必须放置在同电位的P阱103（节点N1）和深N阱102（节点N2）里。
参阅图4b，待验证的另一集成电路的等效电路包括第一具有深N阱的NMOS晶体管和一个NMOS晶体管。其中，第一具有深N阱的NMOS晶体管的等效电路由NMOS晶体管NMOS1、第一二极管D1和第二二极管D2串接组成，NMOS晶体管NMOS1和第一二极管D1连接于节点N1、第一二极管D1和第二二极管D2连接于节点N2、第二二极管D2的输入端连接于节点N3；NMOS晶体管的等效电路由一NMOS晶体管NMOS3构成。
再结合图2，对上述等效电路进行物理版图设计时，NMOS晶体管NMOS1放置在P阱103(节点N1)和深N阱102（节点N2）里面，NMOS晶体管NMOS3只放置在P阱103里并且连接到节点N1，而没有放置在深N阱102里面。
发明人发现，通过EDA设计工具对上述集成电路进行物理验证，图4a的等效电路会先被简化为图4b所示的等效电路，也就是说，上述图4a的等效电路和图4b的等效电路的电路行为是一样的；然后再对图4b的电路进行验证；验证通过后，会依图4b所示的电路进行版图设计。因此，即便图4a中具有深N阱的NMOS晶体管NMOS2没有放置在深N阱里，用于物理验证的EDA设计工具也不能探测出来，使得最后的版图设计和电路设计不匹配，这违反了设计者的设计意图，造成设计成品的性能下降甚至失效。
对于第二种方法，在EDA设计工具中增加一个NMOS器件的种类以示和不具有深N阱的NMOS晶体管的区别，这种方法使得设计最为安全，但是需要投入更多的设计支持工作量。参阅图5，比如需要测试和萃取5端口带深阱的原始NMOS的器件模型，需要直接输出5端口带深阱的NMOS原始器件网表以及物理操作出带深阱的5端口原始NMOS器件。所述5端口分别是栅极D、源极S、漏极D、P阱PW和深N阱DNW。只有上述设计条件满足，在电路设计时直接调用该5端口带深阱的NMOS原始器件，输出电路网表和调用器件模型仿真时才能输出正确的可仿真的电路网表。同理，物理验证时需要萃取出一个5端口带深阱的NMOS原始器件。其网表对应形式一般如：XNMOS5 D G B PW DNW W＝1u L=0.18u
本实施例中，针对上述缺陷，发明人经过研究提供的电路的验证方法包括：
在电路中设置第一器件、第一二极管和第二二极管，以对应具有深N阱的NMOS晶体管。
组合所述第一器件、所述第一二极管和所述第二二极管，以在所述电路中形成具有深N阱的NMOS晶体管组合。具体而言，参考图6，将所述第一二极管D11的输入端连接至所述NMOS晶体管NMOS的衬底，输出端连接至所述第二二极管D12的输出端；将连接在一起的所述NMOS晶体管NMOS、所述第一二极管D11和所述第二二极管D12设置为具有深N阱的NMOS晶体管组合10，以在所述物理验证时保留所述第一二极管D11和所述第二二极管D12，即所述第一二极管D11和所述第二二极管D12不会在物理验证的电路简化中被省略。可以在电路设计阶段，利用EDA设计工具的“组合”功能将连接在一起的所述NMOS晶体管、所述第一二极管和所述第二二极管设置为一个整体，即具有深N阱的NMOS晶体管组合。
对形成有具有深N阱的NMOS晶体管组合10的所述电路进行物理验证。所述物理验证可采用HSPICE软件或其他EDA设计工具实现。
继续参考图4a，通过上述方式，NMOS晶体管NMOS1、第一二极管D1和第二二极管D2组合为第一NMOS晶体管组合，以模拟第一具有深N阱的NMOS晶体管；NMOS晶体管NMOS2、第一二极管D3和第二二极管D4组合为第二NMOS晶体管组合，以模拟第二具有深N阱的NMOS晶体管。
这样在对图4a所示的电路进行物理验证时，不会简化第一二极管D3和第二二极管D4，也就是图4a所示的电路不会简化成图4b所示的电路。
在其他实施例中，所述半导体器件还可以为N型有源扩散电阻。对于N型有源扩散电阻，所述电路的验证方法包括：
在电路中设置有源电阻、第一二极管和第二二极管，以对应具有深N阱的半导体器件。
组合所述有源电阻、所述第一二极管和所述第二二极管，以在所述电路中形成N型有源扩散电阻组合。具体而言，参阅图7，将所述第一二极管D1的输入端连接至所述有源电阻R的衬底，输出端连接至所述第二二极管D2的输出端；将连接在一起的所述有源电阻R、所述第一二极管D1和所述第二二极管D2设置为N型有源扩散电阻组合20，以在所述物理验证时保留所述第一二极管D1和所述第二二极管D2。
对形成有N型有源扩散电阻组合20的所述电路进行物理验证。所述物理验证可采用HSPICE软件或其他EDA设计工具实现。
在其他实施例中，步骤S2所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合还可以包括：建立子电路宏单元，所述子电路宏单元包括连接在一起的所述第一器件、所述第一二极管和所述第二二极管；设置所述第一器件、所述第一二极管和所述第二二极管的属性参数；所述对形成有所述半导体器件组合的所述电路进行物理验证包括：调用所述子电路宏单元，以对所述电路进行物理验证。
举例来说，子电路宏单元如下所示，宏单元列示所有器件属性参数并赋默认值，子部件包括第一器件，第一二极管，第二二极管。子部件参数属性从宏单元参数列表中获取。其中，M0为第一器件，D0为第一二极管，D1为第二二极管。
subckt nch5_dnw G D S B T w=500n l=600n as=240f ad=240f ps=1.96upd=1.96u DNWPsubArea=84.912p DNWPsubPeri=36.92u PWDNWArea=4.692pPWDNWPeri=8.92u
D1(0T)dnwpsub area=DNWPsubArea pj=DNWPsubPeri
D0(B T)pwdnw  area=PWDNWArea  pj=PWDNWPeri
M0(D G S B)nch5w=w l=l as=as ad=ad ps=ps pd=pd
ends nch5_dnw
子电路宏单元调用如下所示：
XMN1 nch5_dnw N1 N2 N3 N4 N5w=500n l=350n as=200f ad=200fps=1.76u pd=1.76u DNWPsubArea=75p DNWPsubPeri=30u PWDNWArea=4.5pPWDNWPeri=7.8u
对应于所述电路的验证方法，本发明还提供一种半导体器件的模拟方法。参阅图8，所述半导体器件的模拟方法包括：
S10：获取对应具有深N阱的半导体器件的第一器件、第一二极管和第二二极管。
S11：组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合。
在一实施例中，所述半导体器件为具有深N阱的NMOS晶体管，所述第一器件为NMOS晶体管。
所述步骤S11中组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合包括：将所述第一二极管的输入端连接至所述NMOS晶体管的衬底，输出端连接至所述第二二极管的输出端；将连接在一起的所述NMOS晶体管、所述第一二极管和所述第二二极管设置为半导体器件组合。
在另一实施例中，所述半导体器件为N型有源扩散电阻，所述第一器件为有源电阻。
所述步骤S11中组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合包括：将所述第一二极管的输入端连接至所述有源电阻的衬底，输出端连接至所述第二二极管的输出端；将连接在一起的所述有源电阻、所述第一二极管和所述第二二极管设置为半导体器件组合。
在其他实施例中，步骤S11所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合还可以包括：建立子电路宏单元，所述子电路宏单元包括连接在一起的所述第一器件、所述第一二极管和所述第二二极管；设置所述第一器件、所述第一二极管和所述第二二极管的属性参数。
需要注意的是，本发明技术方案适用于任何做在P阱内的半导体器件，例如NMOS管，N型的有源扩散电阻等，这类半导体器件都包括P阱，N深阱和P衬底，因此，这类器件的等效电路的区别也仅在于第一器件的类型不同。在利用本发明技术方案时，只要相应地改变第一器件，并将第一器件、第一二极管和第二二极管组合即可。
综上所述，本发明技术方案具有下优点：
避免了利用EDA设计工具进行物理验证时可能存在的风险。由于现有技术中模拟具有深N阱的半导体器件的方法是将该半导体器件需要的各个器件逐一排布在设计工具界面中，故，在物理验证的过程中，可能存在组成该具有深N阱的半导体器件的器件被省略的情况，进而导致最后的版图设计和电路设计不匹配且物理验证工具无法探知，造成设计成品性能下降甚至失效。而本发明技术方案将组成该半导体器件需要的各个器件组合，物理验证过程中不存在组合中的器件被省略而导致最后的版图设计和电路设计不匹配的风险，提高了设计的可靠性。
相对于现有技术在EDA设计工具中构建新的半导体器件种类的方法，上述技术方案无需更多的设计支持工作量，简化了电路设计过程。
将现有技术需要使用的多个器件组合为一个半导体器件组合，便于直接在电路中添加该半导体器件组合，而不必如现有技术中逐一添加模拟该半导体器件所需的各个器件，减少了电路设计的工作量，提高了等效电路设计的效率。
进一步，本发明技术方案采用附加子电路宏单元的形式，即克服了对器件模拟重新建模的要求，又保证了器件的模拟精度。
以上公开了本发明的多个方面和实施方式，本领域的技术人员会明白本发明的其它方面和实施方式。本发明中公开的多个方面和实施方式只是用于举例说明，并非是对本发明的限定，本发明的真正保护范围和精神应当以权利要求书为准。

Claims (12)

1.一种电路的验证方法，其特征在于，包括：
在电路中设置第一器件、第一二极管和第二二极管，以对应具有深N阱的半导体器件；
组合所述第一器件、所述第一二极管和所述第二二极管，以在所述电路中形成半导体器件组合；
对形成有所述半导体器件组合的所述电路进行物理验证。
2.如权利要求1所述的电路的验证方法，其特征在于，所述半导体器件为具有深N阱的NMOS晶体管，所述第一器件为NMOS晶体管。
3.如权利要求2所述的电路的验证方法，其特征在于，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合包括：
将所述第一二极管的输入端连接至所述NMOS晶体管的衬底，输出端连接至所述第二二极管的输出端；
将连接在一起的所述NMOS晶体管、所述第一二极管和所述第二二极管设置为半导体器件组合，以在所述物理验证时保留所述第一二极管和所述第二二极管。
4.如权利要求1所述的电路的验证方法，其特征在于，所述半导体器件为N型有源扩散电阻，所述第一器件为有源电阻。
5.如权利要求4所述的电路的验证方法，其特征在于，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合包括：
将所述第一二极管的输入端连接至所述有源电阻的衬底，输出端连接至所述第二二极管的输出端；
将连接在一起的所述有源电阻、所述第一二极管和所述第二二极管设置为半导体器件组合，以在所述物理验证时保留所述第一二极管和所述第二二极管。
6.如权利要求3或5所述的电路的验证方法，其特征在于，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合还包括：建立子电路宏单元，所述子电路宏单元包括连接在一起的所述第一器件、所述第一二极管和所述第二二极管；设置所述第一器件、所述第一二极管和所述第二二极管的属性参数；
所述对形成有所述半导体器件组合的所述电路进行物理验证包括：调用所述子电路宏单元，以对所述电路进行物理验证。
7.一种半导体器件的模拟方法，其特征在于，包括：
获取对应具有深N阱的半导体器件的第一器件、第一二极管和第二二极管；
组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合。
8.如权利要求7所述的半导体器件的模拟方法，其特征在于，所述半导体器件为具有深N阱的NMOS晶体管，所述第一器件为NMOS晶体管。
9.如权利要求8所述的半导体器件的模拟方法，其特征在于，所述组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合包括：
将所述第一二极管的输入端连接至所述NMOS晶体管的衬底，输出端连接至所述第二二极管的输出端；
将连接在一起的所述NMOS晶体管、所述第一二极管和所述第二二极管设置为半导体器件组合。
10.如权利要求7所述的半导体器件的模拟方法，其特征在于，所述半导体器件为N型有源扩散电阻，所述第一器件为有源电阻。
11.如权利要求10所述的半导体器件的模拟方法，其特征在于，所述组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合包括：
将所述第一二极管的输入端连接至所述有源电阻的衬底，输出端连接至所述第二二极管的输出端；
将连接在一起的所述有源电阻、所述第一二极管和所述第二二极管设置为半导体器件组合。
12.如权利要求9或11所述的半导体器件的模拟方法，其特征在于，所述组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合还包括：建立子电路宏单元，所述子电路宏单元包括连接在一起的所述第一器件、所述第一二极管和所述第二二极管；设置所述第一器件、所述第一二极管和所述第二二极管的属性参数。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103792478A (zh) * 2014-02-24 2014-05-14 东南大学 一种绝缘栅双极型晶体管直流特性的仿真方法
CN106774767A (zh) * 2016-12-16 2017-05-31 算丰科技（北京）有限公司 串联供电芯片和系统、虚拟数字币挖矿机、及服务器
CN107679311A (zh) * 2017-09-26 2018-02-09 上海华虹宏力半导体制造有限公司 存储器ip模块寄生参数的提取方法
CN110442983A (zh) * 2019-08-09 2019-11-12 慧讯圆成电子科技(南通)有限公司 集成电路系统物理版图生成方法、装置、设备及存储介质

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103792478A (zh) * 2014-02-24 2014-05-14 东南大学 一种绝缘栅双极型晶体管直流特性的仿真方法
CN103792478B (zh) * 2014-02-24 2016-03-23 东南大学 一种绝缘栅双极型晶体管直流特性的仿真方法
CN106774767A (zh) * 2016-12-16 2017-05-31 算丰科技（北京）有限公司 串联供电芯片和系统、虚拟数字币挖矿机、及服务器
CN107679311A (zh) * 2017-09-26 2018-02-09 上海华虹宏力半导体制造有限公司 存储器ip模块寄生参数的提取方法
CN110442983A (zh) * 2019-08-09 2019-11-12 慧讯圆成电子科技(南通)有限公司 集成电路系统物理版图生成方法、装置、设备及存储介质

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