CN107679311A - 存储器ip模块寄生参数的提取方法 - Google Patents

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Abstract

本发明提供的存储器IP模块寄生参数的提取方法中，包括：获取存储器的电路版图，所述电路版图包括存储单元阵列及外围电路；对所述电路版图进行电路检查，将所述存储单元阵列与存储器的电路结构一一对应，并通过所述电路检查；将所述存储单元阵列作为一整体单元，选定所述存储单元阵列中的部分区域，提取所述存储单元阵列的部分区域的寄生参数；调用所述存储单元阵列的列表，对所述电路版图的电路进行寄生参数提取；对所述存储单元阵列部分区域的寄生参数及电路版图电路的寄生参数进行仿真。本发明中，不需要对GDS以及寄生参数网表进行处理，避免了出错，且节省了人工，提高了效率。

Description

存储器IP模块寄生参数的提取方法
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种存储器IP模块寄生参数的提取方法。
背景技术
电子设计自动化(Electronic Design Automation，EDA)意指使用计算机来设计及仿真集成电路上的电子电路的性能，EDA已经进展到可处理苛求复杂的半导体集成电路设计工作。在已设计出的集成电路且实体上已将该电路布局好之后，需测试验证该集成电路是否正确地工作。现有的集成电路设计中，可以通过EDA检测出电路各部件之间的连接关系。
IP模块是一种预先设计好的甚至已经过验证的具有某种确定作用的集成电路、器件或部件。客户芯片数据即版图数据中大多会调用生产厂商(Foundary)自主开发的IP模块,客户端使用的版图数据中需要合成IP模块的单元模块中只有物理库交换格式文件(Library exchange format，LEF)，LEF主要定义了单元模块的物理信息，如单元面积大小、几何形状、布线层等物理信息，单元模块没有内部电路，需要合成IP模块的单元模块相当于一个仅有连接信息而无内部电路的IP黑盒。在流片之前需要将IP模块合成(或者称为并入)到客户端所提供的版图数据中，完整的数据合成需要由Foundary的工程师进行操作。这里的客户是指芯片的设计方，生产厂商接收客户的委托后进行芯片的具体生产；版图数据和IP模块数据的格式都为GDS格式。
现有的通过EDA提取IP模块的寄生参数的方法为：首先，将大规模存储IP模块GDS中的存储单元阵列(Cell Array)挖去，将剩余的部分进行寄生参数提取(LPE)，将上述获得的寄生参数网表与电路结构中的存储单元阵列的网表进行拼接，再将拼接后的网表去除寄生RC，进行电路检查(LVS)，确保网表拼接正确，最后，对验证后的寄生网表进行仿真。
然而，由于存储单元阵列的器件较多，提取操作对服务器(Server)的硬件要求很高，需要较大的服务器内存。否则，在进行全电路提取寄生参数时，会出现宕机的现象。并且，在将获得的寄生参数网表与电路结构中的存储单元阵列的网表进行拼接时，易出现错误。
发明内容
本发明的目的在于，提供一种存储器IP模块寄生参数的提取方法，解决现有技术中IP模块寄生参数提取效率低、易出错的问题。
为解决上述技术问题，本发明提供一种存储器IP模块寄生参数的提取方法，包括：
获取存储器的电路版图，所述电路版图包括存储单元阵列及外围电路；
对所述电路版图进行电路检查，将所述存储单元阵列与存储器的电路结构一一对应，并通过所述电路检查；
将所述存储单元阵列作为一整体单元，选定所述存储单元阵列中的部分区域，提取所述存储单元阵列的部分区域的寄生参数；
调用所述存储单元阵列的列表，对所述电路版图的电路进行寄生参数提取；
对所述存储单元阵列部分区域的寄生参数及电路版图电路的寄生参数进行仿真。
可选的，提取所述存储单元阵列的部分区域的寄生参数过程中，对所述电路版图进行栅极级的寄生参数提取。
可选的，选定所述存储单元阵列中N行N列的存储单元，N为5～9的自然数。
可选的，对选定的所述存储单元阵列部分区域的中间行进行寄生参数仿真。
可选的，所述存储器为动态随机存储器。
可选的，所述存储器的容量为512M、1024M或2048M。
可选的，所述存储单元阵列包括呈阵列分布的若干个存储单元，每个所述存储单元包括：
第一上拉晶体管以及第一下拉晶体管，所述第一上拉晶体管的漏极在第一节点电连接至所述第一下拉晶体管的漏极；
第二上拉晶体管以及第二下拉晶体管，所述第二上拉晶体管的漏极在第二节点电连接至所述第二下拉晶体管的漏极，所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接至所述第一节点，所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接至所述第二节点。
可选的，每个所述存储单元还包括：
第一传输门晶体管，电连接至所述第一节点；
第二传输门晶体管，电连接至所述第二节点。
可选的，所述外围电路包括字线控制电路及危险控制电路。
与现有技术相比，本发明的存储器IP模块寄生参数的提取方法中，包括：获取存储器的电路版图，所述电路版图包括存储单元阵列及外围电路；对所述电路版图进行电路检查，将所述存储单元阵列与存储器的电路结构一一对应，并通过所述电路检查；将所述存储单元阵列作为一整体单元，选定所述存储单元阵列中的部分区域，提取所述存储单元阵列的部分区域的寄生参数；调用所述存储单元阵列的列表，对所述电路版图的电路进行寄生参数提取；对所述存储单元阵列部分区域的寄生参数及电路版图电路的寄生参数进行仿真。本发明中，不需要对GDS以及寄生参数网表进行处理，避免了出错，且节省了人工，提高了效率。
附图说明
图1为本发明一实施例中存储器IP模块寄生参数的提取方法的方法流程图；
图2为本发明一实施例中电路结构的示意图。
具体实施方式
下面将结合示意图对本发明的存储器IP模块寄生参数的提取方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，存储器IP模块寄生参数的提取方法中，包括：获取存储器的电路版图，所述电路版图包括存储单元阵列及外围电路；对所述电路版图进行电路检查，将所述存储单元阵列与存储器的电路结构一一对应，并通过所述电路检查；将所述存储单元阵列作为一整体单元，选定所述存储单元阵列中的部分区域，提取所述存储单元阵列的部分区域的寄生参数；调用所述存储单元阵列的列表，对所述电路版图的电路进行寄生参数提取；对所述存储单元阵列部分区域的寄生参数及电路版图电路的寄生参数进行仿真。本发明中，不需要对GDS以及寄生参数网表进行处理，避免了出错，且节省了人工，提高了效率。
以下结合附图1～2对本发明的存储器IP模块寄生参数的提取方法进行具体说明，参考图1所示，本发明的存储器IP模块寄生参数的提取方法包括如下步骤：
首先，执行步骤S1，获取存储器的电路版图，所述电路版图包括存储单元阵列(Cell Array)10及外围电路20，本发明中存储器可以为静态随机存储器(SRAM)或动态随机存储器(DRAM)，所述存储器的容量为512M、1024M、2048M等。参考图2所示。所述存储单元阵列包括若干个呈阵列分布的存储单元(Cell)，每个存储单元中可以包括两个上拉晶体管(PMOS)、两个下拉晶体管(NMOS)以及传输晶体管(NMOS)，上拉晶体管和下拉晶体管之间耦接，传输晶体管用于连接位线(Bit Line)。具体的，第一上拉晶体管以及第一下拉晶体管，所述第一上拉晶体管的漏极在第一节点电连接至所述第一下拉晶体管的漏极；第二上拉晶体管以及第二下拉晶体管，所述第二上拉晶体管的漏极在第二节点电连接至所述第二下拉晶体管的漏极，所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接至所述第一节点，所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接至所述第二节点；第一传输门晶体管，电连接至所述第一节点；第二传输门晶体管，电连接至所述第二节点。外围电路20包括位线控制电路及字线(Word Line)控制电路，用于存储单元阵列10中的逻辑输入及输出。
执行步骤S2，对所述电路版图进行电路检查(LVS)，将所述存储单元阵列10与存储器的电路结构一一对应，并通过(PASS)所述电路检查。
执行步骤S3，将所述存储单元阵列作为一整体单元，选定所述存储单元阵列中的部分区域，如图中虚线11所示，提取所述存储单元阵列的部分区域的寄生参数。本发明中，选定所述存储单元阵列中N行N列的存储单元，N为5～9的自然数，通常选取7行或7列。提取所述存储单元阵列的部分区域的寄生参数过程中，对所述电路版图进行晶体管级(Transistor Level)的寄生参数提取，具体的，对所述电路版图进行晶体管级的寄生参数提取过程中，对所述电路版图进行栅极级(Gate Level)的寄生参数提取。
执行步骤S4，调用包括有所述多个存储单元板块的列表，对所述电路版图的电路进行寄生参数提取。
执行步骤S5，对所述存储单元阵列部分区域的寄生参数及电路版图电路的寄生参数进行仿真。具体的，对选定的所述存储单元阵列部分区域的中间行进行寄生参数仿真，其余部分不进行寄生参数提取，需要说明的是，因存储单元具有对称性，提取其中7行，对最中间的一行进行读写仿真，能够真实地反映该行所受寄生效应的影响。并且将除存储单元阵列之外的外围电路进行完全的寄生参数提取。本发明的提取方法不仅保留了电路的完整性，同时反映了存储单元阵列真实的寄生效应，兼顾了电路寄生效应提取的准确性，同时提高了寄生参数提取的效率。
综上所述，本发明存储器IP模块寄生参数的提取方法中，包括：获取存储器的电路版图，所述电路版图包括存储单元阵列及外围电路；对所述电路版图进行电路检查，将所述存储单元阵列与存储器的电路结构一一对应，并通过所述电路检查；将所述存储单元阵列作为一整体单元，选定所述存储单元阵列中的部分区域，提取所述存储单元阵列的部分区域的寄生参数；调用所述存储单元阵列的列表，对所述电路版图的电路进行寄生参数提取；对所述存储单元阵列部分区域的寄生参数及电路版图电路的寄生参数进行仿真。本发明中，不需要对GDS以及寄生参数网表进行处理，避免了出错，且节省了人工，提高了效率。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种存储器IP模块寄生参数的提取方法，其特征在于，包括：
获取存储器的电路版图，所述电路版图包括存储单元阵列及外围电路；
对所述电路版图进行电路检查，将所述存储单元阵列与存储器的电路结构一一对应，并通过所述电路检查；
将所述存储单元阵列作为一整体单元，选定所述存储单元阵列中的部分区域，提取所述存储单元阵列的部分区域的寄生参数；
调用所述存储单元阵列的列表，对所述电路版图的电路进行寄生参数提取；
对所述存储单元阵列部分区域的寄生参数及电路版图电路的寄生参数进行仿真。
2.如权利要求1所述的存储器IP模块寄生参数的提取方法，其特征在于，提取所述存储单元阵列的部分区域的寄生参数过程中，对所述电路版图进行栅极级的寄生参数提取。
3.如权利要求1所述的存储器IP模块寄生参数的提取方法，其特征在于，选定所述存储单元阵列中N行N列的存储单元，N为5～9的自然数。
4.如权利要求3所述的存储器IP模块寄生参数的提取方法，其特征在于，对选定的所述存储单元阵列部分区域的中间行进行寄生参数仿真。
5.如权利要求1所述的存储器IP模块寄生参数的提取方法，其特征在于，所述存储器为动态随机存储器。
6.如权利要求1所述的存储器IP模块寄生参数的提取方法，其特征在于，所述存储器的容量为512M、1024M或2048M。
7.如权利要求1所述的存储器IP模块寄生参数的提取方法，其特征在于，所述存储单元阵列包括呈阵列分布的若干个存储单元，每个所述存储单元包括：
第一上拉晶体管以及第一下拉晶体管，所述第一上拉晶体管的漏极在第一节点电连接至所述第一下拉晶体管的漏极；
第二上拉晶体管以及第二下拉晶体管，所述第二上拉晶体管的漏极在第二节点电连接至所述第二下拉晶体管的漏极，所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接至所述第一节点，所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接至所述第二节点。
8.如权利要求7所述的存储器IP模块寄生参数的提取方法，其特征在于，每个所述存储单元还包括：
第一传输门晶体管，电连接至所述第一节点；
第二传输门晶体管，电连接至所述第二节点。
9.如权利要求1所述的存储器IP模块寄生参数的提取方法，其特征在于，所述外围电路包括字线控制电路及危险控制电路。
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