CN112784523A - 提取cis像元阵列电路寄生电阻电容的方法和系统 - Google Patents

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Abstract

本发明提供一种提取CIS像元阵列电路寄生电阻电容的方法和系统，根据电路设计规则输出初始网表，根据所述初始网表生成初始版图，添加标识至主单元初始版图、子单元初始版图和第二电路初始版图；根据所述主单元初始版图生成具有第一寄生参数的第一寄生网表，以及根据所述第二电路初始版图生成具有第二寄生参数的第二寄生网表；根据所述标识混合所述第一寄生网表和所述第二寄生网表，生成混合寄生网表。本发明提供一种提取CIS像元阵列电路寄生电阻电容的方法，结合了三维场解析提取的高精度以及版图寄生模型匹配寄生提取的快速的特点，实现了寄生信息快速且准确的提取。

Description

提取CIS像元阵列电路寄生电阻电容的方法和系统
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种提取 CIS像元阵列电路寄生电阻电容的方法和系统。
背景技术
随着半导体技术的发展，集成电路(IC)已经趋向于小部件尺寸，诸如65纳米、45纳米、32纳米及以下。具有小部件尺寸的半导体技术导致半导体制造和设计之间更多的互动。例如，对于具有小部件尺寸的器件，寄生效应的影响将变得更重要。
集成电路设计采用电路图和版图设计和建模。在版图上执行寄生电阻电容提取并创建描述电路的连通性、电阻特性、电容特性及其他器件尺寸、电性的RC网表。根据RC网表进行等效电路仿真来评估版图的合理性。可以执行布局对原理图(layout-versus-schematic,LVS) 验证以验证布局数据是否与原理图数据相同。例如，在LVS验证中，可以验证布局数据的网络、器件和参数是否与原理图数据的网络、器件和参数相同。
由于用于连接不同的电阻器元件的互连件导致的寄生参数，半导体电阻器的布局可能导致多种电阻变化。这些变化可能导致两个半导体电阻器之间的比值的变化。如此，可能对一些关键的性能指标，诸如时序、噪音和可靠性造成不利的影响。对于版图设计更大的CIS 像元阵列版图而言，传统的寄生电阻电容提取方法无法满足精确性。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，本发明第一方面提供一种提取CIS像元阵列电路寄生电阻电容的方法。
为实现上述目的，本发明的技术方案如下：
一种提取CIS像元阵列电路寄生电阻电容的方法，包括：
步骤S01：根据电路设计规则输出初始网表，所述初始网表具有耦连的第一电路和第二电路，所述第一电路包括耦连的1个主单元和 N个子单元，所述子单元复制所述主单元，N为大于或等于0的整数；
步骤S02：根据所述初始网表生成初始版图，所述初始版图包括主单元初始版图、N个子单元初始版图和第二电路初始版图；
步骤S03：添加标识至所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图；
步骤S04：根据所述主单元初始版图生成具有第一寄生参数的第一寄生网表，以及根据所述第二电路初始版图生成具有第二寄生参数的第二寄生网表；
步骤S05：根据所述标识混合所述第一寄生网表和所述第二寄生网表，生成混合寄生网表；其中，
所述第一寄生参数包括所述主单元的主单元寄生参数；所述第二寄生参数包括所述第二电路的第二电路寄生参数、所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息。
优选地，所述第一寄生网表的生成包括：步骤S04-11：对所述主单元初始版图执行第一检查，并生成主单元第一版图；步骤S04-12：对所述主单元第一版图执行第一提取，生成所述第一寄生参数和初始第一寄生网表；步骤S04-13：复制N个所述初始第一寄生网表并与所述初始第一寄生网表拼接，生成所述第一寄生网表。
优选地，所述第一检查包括第一LVS检查；所述第一提取包括三维场解析提取；所述主单元寄生参数包括所述主单元与所述子单元之间的耦合电容、所述主单元的寄生电阻和寄生电容中的一个或两个。
优选地，所述第一检查包括：对所述主单元初始版图执行第一LVS 检查并生成主单元LVS网表，对比所述主单元LVS网表和所述初始网表以调整所述主单元初始版图，生成所述主单元第一版图。
优选地，所述第一检查还包括DRC检查；先执行所述DRC检查，再执行所述第一LVS检查。
优选地，所述第二寄生网表的生成包括：步骤S04-21：对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图执行第二检查，并生成主单元第二版图、子单元第一版图、第二电路第一版图和初始第二寄生网表；步骤S04-22：对所述第二电路第一版图执行第二提取，生成第二寄生参数；添加所述第二寄生参数至所述初始第二网表生成第二寄生网表。
优选地，所述第二检查包括第二LVS检查；所述第二提取包括版图模型匹配提取。
优选地，所述标识包括文本标识和连接关系标识。
本发明第二方面提供一种提取CIS像元阵列电路寄生电阻电容的系统，包括：
版图模块，配置为根据初始网表生成初始版图，所述初始版图包括耦连的主单元初始版图、N个子单元初始版图和第二电路初始版图的，N为大于或等于0的整数；
标识模块，配置为对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图进行标识；
检查模块，配置为根据所述初始网表，对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图进行检查；
提取模块，包括第一提取模块和第二提取模块，所述第一提取模块配置为识别所述主单元初始版图并执行第一提取，生成第一寄生参数和初始第一寄生网表；所述第二提取模块配置为对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图执行第二提取，生成具有第二寄生参数的第二寄生网表、所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息；
拼接模块，配置为复制所述初始第一寄生网表，并根据所述引脚信息拼接生成第一寄生网表；
混合模块，配置为拼接所述第一寄生网表至所述第二寄生网表。
优选地，所述主单元初始版图包括中段或后段工艺金属连线中的一种或两种组合；所述标识包括文本标识和连接关系标识；所述文本标识的对象包括通孔、电源、接地点、互连线中的一种或多种组合。
从上述技术方案可以看出，本发明提供一种提取CIS像元阵列电路寄生电阻电容的方法，结合了三维场解析提取的高精度以及版图寄生模型匹配寄生提取的快速的特点，实现了寄生信息快速且准确的提取。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的一种提取CIS像元阵列电路寄生电阻电容的初始版图的示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
需要说明的是，这里提供的具体实施方式作为示例以教导更广泛的发明构思，本领域技术人员可以容易的将本发明的教导用于其他方法和系统。另外，可以理解，本发明所讨论的方法和系统包括一些通用的结构和/或过程。因为这些结构和过程是本领域公知的，所以它们将仅被讨论到一般细节。为了方便和示例，附图中的标号可能会重复出现，这些重复并不代表附图中的特征或步骤的任何必需的组合。另外，尽管这里描述了用于3D IC的设计和验证的方法，本领域技术人员应当承认，其他的设计过程也可能受益于本发明的公开。这里详细描述了用于3D IC的包括版图电路图比对(LVS)和设计规则检查(DRC)的验证方法，然而，其他设计过程，如光学邻近校正(OPC)，也在本发明公开范围之内。
请参考图1，图1示出了根据本发明实施例的一种提取CIS像元阵列电路寄生电阻电容的初始版图的示意图。如图1所示，本发明提供一种提取CIS像元阵列电路寄生电阻电容的系统，包括版图模块、标识模块、检查模块、提取模块、拼接模块和混合模块。
所述版图模块配置为根据初始网表生成初始版图200，所述初始网表具有耦连的第一电路和第二电路400～425，所述第一电路包括耦连的1个主单元300和N个子单元301～355，N为大于或等于0的整数。所述初始版图200包括主单元初始版图、N个子单元初始版图和第二电路初始版图。在本实施中，子单元为主单元的重复单元，所述子单元复制所述主单元；所述主单元初始版图包括中段或后段工艺金属连线中的一种或两种组合；第二电路400～425为所述主单元与所述子单元的外围电路。
在本实施中，将CIS像元阵列电路的设计的初始网表输入到版图工具中，版图工具被配置基于像元阵列电路设计的初始网表生成初始版图200。初始版图200是CIS像元阵列电路版图的平面几何图形的表示，所述平面几何图形对应于构成CIS像元阵列版图200，所述平面几何图形包含金属、氧化物、半导体、识别层中的一种或多种组合。
标识模块配置为对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图进行标识，所述标识包括文本标识和连接关系标识。
所述标识的标识对象包括所述主单元、所述子单元和所述第二电路的组件。具体的，所述文本标识的对象包括通孔、电源、接地点、互连线中的一种或多种组合。在本实施中，网络连接到所述主单元300 时，使用虚拟连接文本标识来识别网络连接。
检查模块配置为根据所述初始网表，对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图进行检查。
在本实施中，所述检查模块包括LVS提取工具，所述LVS提取工配置为对所述主单元初始版图、所述子单元初始版图和所述第二之间的耦合电容电路初始版图执行LVS检查，并根据初始版图与所述初始网表的匹配结果修正所述初始版图。
提取模块包括第一提取模块和第二提取模块，所述第一提取模块配置为识别所述主单元初始版图并执行第一提取，生成第一寄生参数和初始第一寄生网表；所述第二提取模块配置为对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图执行第二提取，生成具有第二寄生参数的第二寄生网表、所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息。
所述第一提取模块包括第一提取工具，第二提取模块包括第二提取工具。在本实施中，所述第一提取工具为三维场解析提取工具，所述三维场解析提取工具生成具有第一寄生参数的初始第一寄生网表，所述第一寄生参数包括所述主单元300的主单元寄生参数，所述主单元寄生参数包括主单元300与子单元301～355之间的耦合电容。所述三维寄生参数提取工具包括三维场求解器，所述三维场求解器为主单元300提供了相对精确的寄生电阻电容提取，例如特殊工艺节点的复杂三维结构的提取，通过求解麦克斯韦方程从而获得寄生电阻或寄生电容中的一个或两个。对CIS像元阵列主单元300执行三维场解析提取第一寄生参数，以获得初始第一寄生网表。所述初始第一寄生网表包括主单元300内的组件(如半导体器件)的寄生电阻或寄生电容中的一个或两种组合。
所述第二提取工具为版图模型匹配提取工具，所述版图模型匹配提取工具的对象为所述第二电路的第二电路寄生参数的提取，以及所述主单元300与所述子单元之间301～355以及所述主单元300与所述第二电路400～425之间的引脚信息的提取。
拼接模块配置为复制所述初始第一寄生网表，并根据所述引脚信息拼接生成第一寄生网表。子单元为主单元的复制单元，根据所述主单元获得的初始第一寄生网表，复制N个初始第一寄生网表，然后根据所述引脚信息，将复制获得的N个初始第一寄生网表和主单元生成的1个初始第一寄生网表进行缝合拼接，生成第一寄生网表。
混合模块配置为混合所述第一寄生网表和所述第二寄生网表，拼接所述第一寄生网表至所述第二寄生网表，桥接所述主单元与所述子单元之间的寄生电阻或寄生电容，或桥接所述子单元之间的寄生电阻或寄生电容，最终生成混合寄生网表。
本发明通过对主单元进行三维场解析(3D field solver)提取以获取主单元的主单元寄生参数，所述寄生参数包括寄生电阻或寄生电容中的一种或两种、以及主单元与子单元之间的耦合电容，同时，对所述第二电路进行版图寄生模型匹配寄生提取以获得第二电路的第二电路寄生参数、所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息，然后将两种提取方式获得的网表进行混合和缝合，最终生成混合寄生网表。本发明结合了三维场解析提取的高精度以及版图寄生模型匹配寄生提取的快速的特点，实现了寄生信息快速且准确的提取。
本发明的一种提取CIS像元阵列电路寄生电阻电容的方法的流程图，包括：
步骤S01：根据电路设计规则输出初始网表，所述初始网表具有第一电路和第二电路，所述第一电路包括1个主单元和N个子单元，所述子单元复制所述主单元，N为大于或等于0的整数。
在实施例中，设计CIS像元阵列，所述设计包括具有集成电路 (SPICE)原理图的仿真程序，对CIS像元阵列电路进行前仿。前仿由电子设计自动化(EDA)工具执行的SPICE仿真，前仿确定CIS像元阵列电路的设计是否满足电路设定参数和电路设计规则。
步骤S02：根据所述初始网表生成初始版图，所述初始版图包括主单元初始版图、N个子单元初始版图和第二电路初始版图。
步骤S03：添加标识至所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图。
步骤S04：根据所述主单元初始版图生成具有第一寄生参数的第一寄生网表，以及根据所述第二电路初始版图生成具有第二寄生参数的第二寄生网表。
所述第一寄生参数包括所述主单元的主单元寄生参数；所述第二寄生参数包括所述第二电路的第二电路寄生参数、所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息。
所述第一寄生网表的生成包括：步骤S04-11：对所述主单元初始版图执行第一检查，并生成主单元第一版图；步骤S04-12：对所述主单元第一版图执行第一提取，生成所述第一寄生参数和初始第一寄生网表；步骤S04-13：复制N个所述初始第一寄生网表并与所述初始第一寄生网表拼接，生成所述第一寄生网表。
在本实施中，对所述主单元初始版图执行第一检查，所述第一检查包括第一LVS检查；所述第一提取包括三维场解析提取；所述主单元寄生参数包括所述主单元与所述子单元之间的耦合电容、所述主单元的寄生电阻和寄生电容中的一个或两个。
所述第一检查包括：对所述主单元初始版图执行第一LVS检查并生成主单元LVS网表，对比所述主单元LVS网表和所述初始网表以调整所述主单元初始版图，生成所述主单元第一版图。通过执行所述第一LVS检查，检查主单元初始版图与电路设计的对应关系，反之则调整或修正所述主单元初始版图。具体的，通过EDA工具执行第所述第一LVS检查，并基于所述主单元的器件组件和连接关系生成所述主单元LVS网表，对比所述主单元LVS网表和所述初始网表，以确定所述主单元LVS网表与所述初始网表的匹配度，以此调整所述主单元初始版图，生成所述主单元第一版图。在本实施中，所述第一检查还包括 DRC检查；先执行所述DRC检查，以检查所述主单元初始版图与电路设计规则的匹配度，以此为依据进行所述主单元初始版图的调整或修正；然后再执行所述第一LVS检查。
所述第二寄生网表的生成包括：步骤S04-21：对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图执行第二检查，并生成主单元第二版图、子单元第一版图、第二电路第一版图和初始第二寄生网表；步骤S04-22：对所述第二电路第一版图执行第二提取，生成第二寄生参数；添加所述第二寄生参数至所述初始第二网表生成第二寄生网表。
在本实施中，通过EAD工具执行所述第二检查和所述第一检查。所述第二检查用以检查所述初始版图与电路设计的对应关系，通过所述EDA工具对所述初始版图进行检查，对主单元初始版图、所述子单元初始版图和所述第二电路初始版图执行第二检查，生成版图LVS网表；对比所述版图LVS网表和所述初始网表的匹配度，从而通过调整和修正所述初始版图，最终生成主单元第二版图、子单元第一版图、第二电路第一版图和初始第二寄生网表。
在本实施中，所述第二提取包括版图模型匹配提取，通过版图模型匹配提取工具执行第二提取，生成第二寄生参数，将所述第二寄生参数添加至所述述初始第二网表生成第二寄生网表。在本实施中，所述第二提取还提取所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息，所述引脚信息用于保留所述第一电路和所述第二电路之间以及内部各器件之间的分层连接关系。通过跳过主单元和N 个子单元的寄生参数的提取，仅提取主单元与次单元之间的引脚信息，与包括三维场解析提取的第一提取相比，所述第二提取在处理所需的计算资源速度更快。
步骤S05：根据所述标识混合所述第一寄生网表和所述第二寄生网表，生成混合寄生网表。
在本实施例中，通过标识和第二提取获得的引脚信息，将三维场解析提取的第一寄生网表和版图模型匹配提取的第二寄生网表进行拼接，从而桥接主单元、各子单元以及第二单路之间的寄生信息生成混合寄生网表。
下表为采用本发明与现有技术提取寄生信息的结果对比表：
提取寄生信息的方法 提取值与测量差值比例 提取寄生时间(分钟)
本发明 ±3％ 280
版图模型匹配提取 ±10％ 30
三维场解析提取 ±1％ ＞3600
采用现有技术提取比较，采用本方法既能有效提高提取寄生电阻电容精度(第二提取)，又可以保证提取速度(第一提取)。本发明获得的混合寄生网表的精确性和速度达到均衡。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种提取CIS像元阵列电路寄生电阻电容的方法，其特征在于，包括：
步骤S01：根据电路设计规则输出初始网表，所述初始网表具有耦连的第一电路和第二电路，所述第一电路包括耦连的1个主单元和N个子单元，所述子单元复制所述主单元，N为大于或等于0的整数；
步骤S02：根据所述初始网表生成初始版图，所述初始版图包括主单元初始版图、N个子单元初始版图和第二电路初始版图；
步骤S03：添加标识至所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图；
步骤S04：根据所述主单元初始版图生成具有第一寄生参数的第一寄生网表，以及根据所述第二电路初始版图生成具有第二寄生参数的第二寄生网表；
步骤S05：根据所述标识混合所述第一寄生网表和所述第二寄生网表，生成混合寄生网表；其中，
所述第一寄生参数包括所述主单元的主单元寄生参数；所述第二寄生参数包括所述第二电路的第二电路寄生参数、所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息。
2.如权利要求1所述的提取CIS像元阵列电路寄生电阻电容的方法，其特征在于，所述第一寄生网表的生成包括：
步骤S04-11：对所述主单元初始版图执行第一检查，并生成主单元第一版图；
步骤S04-12：对所述主单元第一版图执行第一提取，生成所述第一寄生参数和初始第一寄生网表；
步骤S04-13：复制N个所述初始第一寄生网表并与所述初始第一寄生网表拼接，生成所述第一寄生网表。
3.如权利要求2所述的提取CIS像元阵列电路寄生电阻电容的方法，其特征在于，所述第一检查包括第一LVS检查；所述第一提取包括三维场解析提取；所述主单元寄生参数包括所述主单元与所述子单元之间的耦合电容、所述主单元的寄生电阻和寄生电容中的一个或两个。
4.如权利要求3所述的提取CIS像元阵列电路寄生电阻电容的方法，其特征在于，所述第一检查包括：对所述主单元初始版图执行第一LVS检查并生成主单元LVS网表，对比所述主单元LVS网表和所述初始网表以调整所述主单元初始版图，生成所述主单元第一版图。
5.如权利要求3所述的提取CIS像元阵列电路寄生电阻电容的方法，其特征在于，所述第一检查还包括DRC检查；先执行所述DRC检查，再执行所述第一LVS检查。
6.如权利要求1所述的提取CIS像元阵列电路寄生电阻电容的方法，其特征在于，所述第二寄生网表的生成包括：
步骤S04-21：对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图执行第二检查，并生成主单元第二版图、子单元第一版图、第二电路第一版图和初始第二寄生网表；
步骤S04-22：对所述第二电路第一版图执行第二提取，生成第二寄生参数；添加所述第二寄生参数至所述初始第二网表生成第二寄生网表。
7.如权利要求6所述的提取CIS像元阵列电路寄生电阻电容的方法，其特征在于，所述第二检查包括第二LVS检查；所述第二提取包括版图模型匹配提取。
8.如权利要求1所述的提取CIS像元阵列电路寄生电阻电容的方法，其特征在于，所述标识包括文本标识和连接关系标识。
9.一种提取CIS像元阵列电路寄生电阻电容的系统，其特征在于，包括：
版图模块，配置为根据初始网表生成初始版图，所述初始版图包括耦连的主单元初始版图、N个子单元初始版图和第二电路初始版图的，N为大于或等于0的整数；
标识模块，配置为对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图进行标识；
检查模块，配置为根据所述初始网表，对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图进行检查；
提取模块，包括第一提取模块和第二提取模块，所述第一提取模块配置为识别所述主单元初始版图并执行第一提取，生成第一寄生参数和初始第一寄生网表；所述第二提取模块配置为对所述主单元初始版图、所述子单元初始版图和所述第二电路初始版图执行第二提取，生成具有第二寄生参数的第二寄生网表、所述主单元与所述子单元之间以及与所述第二电路之间的引脚信息；
拼接模块，配置为复制所述初始第一寄生网表，并根据所述引脚信息拼接生成第一寄生网表；
混合模块，配置为拼接所述第一寄生网表至所述第二寄生网表。
10.如权利要求9所述的提取CIS像元阵列电路寄生电阻电容的系统，其特征在于，所述主单元初始版图包括中段或后段工艺金属连线中的一种或两种组合；所述标识包括文本标识和连接关系标识；所述文本标识的对象包括通孔、电源、接地点、互连线中的一种或多种组合。
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