JP4586926B2 - 回路検証装置、回路検証プログラムおよび回路検証方法 - Google Patents
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Description
本発明が解決しようとする課題は、PWB開発における、LSIの接続の正当性を検証する工数を低減させるための技術を提供することにある。
Cx1=C0
より、
x1=0
を算出する。また、始点ピン名がCLPであるので、
CLx2=CLP
より、
x2=P
を算出する。
f(x1)=x1
が求められ、また、第1終点条件65aの第1終点ロケーション名がMf(x1)であるため、終点ロケーション名としてM0が求められる。また、接続ルール15の関数62より、
f(x2)=x2
が求められ、また、第1終点条件65aの第1終点ピン名がCLf(x2)であるため、終点ピン名としてCLPが求められる。ルール展開部23は、計算されたルールを展開後ルール33に出力する。
2…情報処理装置
3…入力装置
4…出力装置
5…CPU
6…メモリ
7…大容量記憶装置
8…バス
11…PKGネットリスト
12…縮退部品ライブラリ
13…電源・グランドネットライブラリ
14…ピンアサインライブラリ
15…接続ルール
16…検証ツール
17…回路モデル
18…縮退後回路モデル
19…変換後回路モデル
21…ネットリスト縮退部
22…ピン変換部
23…ルール展開部
24…ネットリスト・ルール整合検証部
31…縮退ネットリスト
32…変換ネットリスト
33…展開後ルール
34…検証結果
41…第1抵抗
42…第2抵抗
43…第3抵抗
44…第4抵抗
45…第5抵抗
46…第6抵抗
47…第1電源線
48…第2電源線
51…第1半導体集積回路
52…第2半導体集積回路
53…第3半導体集積回路
54…第4半導体集積回路
55…第5半導体集積回路
56…第6半導体集積回路
57…第7半導体集積回路
58…第8半導体集積回路
59…第9半導体集積回路
61…ルール
62…関数
63…ルール名
64…始点条件
65…終点条件
65a…第1終点条件
65b…第2終点条件
66…検証結果
P1…ピン名がP1のピン
P2…ピン名がP2のピン
P3…ピン名がP3のピン
P4…ピン名がP4のピン
CLP…ピン名がCLPのピン
CLN…ピン名がCLNのピン
Claims (6)
- ネットリストと縮退部品ライブラリとを参照して縮退ネットリストを生成するネットリスト縮退手段と、
ピンアサインライブラリを参照し、前記縮退ネットリストに基づいて変換ネットリストを生成するピン変換手段と、
接続ルールに従って、前記変換ネットリストに基づいて展開後ルールを生成するルール展開手段と、
前記変換ネットリストと前記展開後ルールとに基づいて、前記ネットリストと前記接続ルールとの検証を行うネットリスト・ルール整合検証手段と
を具備し、
前記縮退部品ライブラリは、
縮退可能な部品である縮退対象部品の情報と、前記縮退対象部品に接続されるピンの情報とを含み、
前記ピンアサインライブラリは、
ピン名の変換の対象となる部品である変換対象部品の情報と、前記変換対象部品の前記ネットリストにおけるピン名と、前記変換対象部品の変換後のピン名とを関連付けて保持し、
前記接続ルールは、
検証の対象となる経路の始点を特定するための始点条件と、前記始点の終点を推測するための終点条件を保持し、
前記ネットリスト縮退手段は、
前記ネットリストに含まれる前記縮退対象部品を特定し、特定した前記縮退対象部品を経由する接続を変更して前記縮退ネットリストを生成し、
前記ピン変換手段は、
前記縮退ネットリストに含まれる前記変換対象部品を特定し、特定した前記変換対象部品に接続されるピン名を変換して前記変換ネットリストを生成し、
前記ルール展開手段は、
前記変換ネットリストから前記接続ルールの始点条件にマッチするピンの名称を始点ピン名として抽出し、前記接続ルールの前記始点条件に対応する終点条件に基づき前記始点ピン名に対応する終点ピン名を推測し、前記始点ピン名と終点ピン名とを関連付けて展開後ルールを生成する
回路検証装置。 - 請求項1に記載の回路検証装置において、
前記ネットリスト・ルール整合検証手段は、
前記変換ネットリストに含まれる前記始点を特定し、前記始点に接続される終点を前記変換ネットリストから抽出し、
抽出した前記終点が前記推測終点に合致するか否かに基づいて、前記ネットリストの接続を検証する
回路検証装置。 - (a)ネットリスト縮退手段が、ネットリストと縮退部品ライブラリとを参照して縮退ネットリストを生成するステップと、
(b)ピン変換手段が、ピンアサインライブラリを参照し、前記縮退ネットリストに基づいて変換ネットリストを生成するステップと、
(c)ルール展開手段が、接続ルールに従って、前記変換ネットリストに基づいて展開後ルールを生成するステップと、
(d)ネットリスト・ルール整合検証手段が、前記変換ネットリストと前記展開後ルールとに基づいて、前記ネットリストと前記接続ルールとの検証を行うステップと
を具備し、
前記(a)ステップは、
前記縮退部品ライブラリから、
縮退可能な部品である縮退対象部品の情報と、前記縮退対象部品に接続されるピンの情報とを読み出すステップと、
前記ネットリストに含まれる前記縮退対象部品を特定するステップと、
特定した前記縮退対象部品を経由する接続を変更して前記縮退ネットリストを生成するステップ
を含み、
前記(b)ステップは、
前記ピンアサインライブラリから、ピン名の変換の対象となる部品である変換対象部品の情報と、前記変換対象部品の前記ネットリストにおけるピン名と、前記変換対象部品の変換後のピン名とを読み出すステップと、
前記縮退ネットリストに含まれる前記変換対象部品を特定するステップと、
特定した前記変換対象部品に接続されるピン名を変換して前記変換ネットリストを生成するステップ
を含み、
前記(c)ステップは、
前記接続ルールから、検証の対象となる経路の始点を特定するための始点条件と、前記始点の終点を推測するための終点条件とを抽出するステップと、
前記変換ネットリストから前記接続ルールの始点条件にマッチするピンの名称を始点ピン名として抽出し、前記接続ルールの前記始点条件に対応する終点条件に基づき前記始点ピン名に対応する終点ピン名を推測し、前記始点ピン名と終点ピン名とを関連付けて展開後ルールを生成するステップ
を含む
回路検証方法。 - 請求項3に記載の回路検証方法において、
前記(d)ステップは、
前記変換ネットリストに含まれる前記始点を特定し、前記始点に接続される終点を前記変換ネットリストから抽出するステップと、
抽出した前記終点が前記推測終点に合致するか否かに基づいて、前記ネットリストの接続を検証するステップ
を含む
回路検証方法。 - コンピュータを回路検証装置として機能させるため手順を示す回路検証プログラムであって、
(a)ネットリストと縮退部品ライブラリとを参照して縮退ネットリストを生成するステップと、
(b)ピンアサインライブラリを参照し、前記縮退ネットリストに基づいて変換ネットリストを生成するステップと、
(c)接続ルールに従って、前記変換ネットリストに基づいて展開後ルールを生成するステップと、
(d)前記変換ネットリストと前記展開後ルールとに基づいて、前記ネットリストと前記接続ルールとの検証を行うステップと
を前記コンピュータに実行させるための手順を示し、
前記(a)ステップは、
前記縮退部品ライブラリから、
縮退可能な部品である縮退対象部品の情報と、前記縮退対象部品に接続されるピンの情報とを読み出すステップと、
前記ネットリストに含まれる前記縮退対象部品を特定するステップと、
特定した前記縮退対象部品を経由する接続を変更して前記縮退ネットリストを生成するステップ
を含み、
前記(b)ステップは、
前記ピンアサインライブラリから、ピン名の変換の対象となる部品である変換対象部品の情報と、前記変換対象部品の前記ネットリストにおけるピン名と、前記変換対象部品の変換後のピン名とを読み出すステップと、
前記縮退ネットリストに含まれる前記変換対象部品を特定するステップと、
特定した前記変換対象部品に接続されるピン名を変換して前記変換ネットリストを生成するステップ
を含み、
前記(c)ステップは、
前記接続ルールから、検証の対象となる経路の始点を特定するための始点条件と、前記始点の終点を推測するための終点条件とを抽出するステップと、
前記変換ネットリストから前記接続ルールの始点条件にマッチするピンの名称を始点ピン名として抽出し、前記接続ルールの前記始点条件に対応する終点条件に基づき前記始点ピン名に対応する終点ピン名を推測し、前記始点ピン名と終点ピン名とを関連付けて展開後ルールを生成するステップ
を含む
回路検証プログラム。 - 請求項5に記載の回路検証プログラムにおいて、
前記(d)ステップは、
前記変換ネットリストに含まれる前記始点を特定し、前記始点に接続される終点を前記変換ネットリストから抽出するステップと、
抽出した前記終点が前記推測終点に合致するか否かに基づいて、前記ネットリストの接続を検証するステップ
を含む
回路検証プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009032247A JP4586926B2 (ja) | 2008-03-04 | 2009-02-16 | 回路検証装置、回路検証プログラムおよび回路検証方法 |
US12/397,018 US8037436B2 (en) | 2008-03-04 | 2009-03-03 | Circuit verification apparatus, a method of circuit verification and circuit verification program |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008053589 | 2008-03-04 | ||
JP2009032247A JP4586926B2 (ja) | 2008-03-04 | 2009-02-16 | 回路検証装置、回路検証プログラムおよび回路検証方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009238209A JP2009238209A (ja) | 2009-10-15 |
JP4586926B2 true JP4586926B2 (ja) | 2010-11-24 |
Family
ID=41054919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009032247A Expired - Fee Related JP4586926B2 (ja) | 2008-03-04 | 2009-02-16 | 回路検証装置、回路検証プログラムおよび回路検証方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8037436B2 (ja) |
JP (1) | JP4586926B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8181131B2 (en) | 2010-04-30 | 2012-05-15 | International Business Machines Corporation | Enhanced analysis of array-based netlists via reparameterization |
US8478574B2 (en) | 2010-04-30 | 2013-07-02 | International Business Machines Corporation | Tracking array data contents across three-valued read and write operations |
US8566764B2 (en) | 2010-04-30 | 2013-10-22 | International Business Machines Corporation | Enhanced analysis of array-based netlists via phase abstraction |
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2009
- 2009-02-16 JP JP2009032247A patent/JP4586926B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US8037436B2 (en) | 2011-10-11 |
US20090228848A1 (en) | 2009-09-10 |
JP2009238209A (ja) | 2009-10-15 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100319 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100326 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100525 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100823 |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |