JP2007094506A - 回路検証システムと方法、及びプログラム - Google Patents
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Abstract
【解決手段】回路図情報、LSI部品の端子とそのIOバッファの種類名が定義された対応表、IOバッファの特性が定義されたライブラリを読込み、回路図情報の各LSI端子について対応表から対応するIOバッファ名を取得し回路図情報のLSI端子に付属しバッファモデルネットリストを作成する手段21、これの各LSI端子のIOバッファを始点とし外部配線やディスクリート部品を通じ接続先のIOバッファやグランド、電源で終わる回路情報を抽出し個別ネット情報としこれのLSIの種別と端子を無視した状態での同一の回路情報を除外し代表グループネット情報とする手段22、これの各回路情報に対しライブラリを参照し電気的正当性をチェックし結果を出力する検証手段23とを含む。
【選択図】 図1
Description
11 回路図情報
12 LSIピン−IOバッファ名対応表
13 IOバッファライブラリ
14 個別ネット情報
15 代表グループネット情報
16 チェック結果
2 データ処理装置
21 バッファモデルネットリスト作成手段
22 同一接続グループネット抽出手段
23 代表グループネット検証手段
24 バッファモデルネットリスト
Claims (9)
- LSIやディスクリート部品の接続関係が定義された回路図情報と、LSIの端子とそれに内部接続されるIOバッファの種類名を含むLSI端子−IOバッファ対応情報と、IOバッファの特性定義を含むライブラリとを記憶装置から読み込み、回路図情報の各LSIの端子について、前記対応情報から対応するIOバッファ名を取得し、これを回路図情報のLSI端子に付属させバッファモデルネットリストを作成する手段と、
バッファモデルネットリストの、各LSI端子のIOバッファを始点とし外部配線やディスクリート部品を通じ接続先のIOバッファやグランド、電源で終わる回路構成情報を抽出し、これらを個別ネット情報として出力し、これの各回路構成情報のLSIの種別と端子識別を無視した状態での同一の回路構成情報を除外し代表グループネット情報として出力する同一接続グループネット抽出手段と、
代表グループネット情報の各回路構成情報に対し、前記ライブラリの情報を参照し電気的正当性の検証を実施しエラー内容を含むチェック結果を出力する検証手段とをデータ処理装置に含むことを特徴とする回路検証システム。 - 前記同一接続グループネット抽出手段が、抽出し個別ネット情報とした回路構成情報について、LSIの種別と端子識別を除いた回路構成情報が代表グループネット情報になければ、これにユニークな登録番号を付加して代表グループネット情報に追加し、その登録番号を個別ネット情報の回路構成情報にも付加し、前記回路構成情報が代表グループネット情報に既に存在すれば、その登録番号を前記個別ネット情報にも付加しておき、
前記検証手段が、回路構成情報のチェック結果を登録番号に対応付けて出力する様にしたことを特徴とする請求項1記載の回路検証システム。 - LSIやディスクリート部品の接続関係が定義された回路図情報と、LSIの端子とそれに内部接続されるIOバッファの種類名を含むLSI端子−IOバッファ対応情報と、IOバッファの特性定義を含むライブラリとを記憶装置から読み込み、回路図情報の各LSIの端子について、前記対応情報から対応するIOバッファ名を取得し、これを回路図情報のLSI端子に付属させバッファモデルネットリストを作成する手段と、
バッファモデルネットリストの各LSI端子について、
LSI端子のIOバッファを始点とし外部配線やディスクリート部品を通じ接続先のIOバッファやグランド、電源で終わる回路構成情報を抽出し、その回路構成情報のLSIの種別と端子識別を除いた回路構成情報が代表グループネット情報になければ、これにユニークな登録番号を付加して代表グループネット情報に追加し、その登録番号に対応して、抽出した回路構成情報の出力バッファのLSI識別、端子識別を出力特定情報として保持し、前記除いた回路構成情報が代表グループネット情報に既に存在すれば、その登録番号に対応した出力特定情報に抽出した回路構成情報の出力バッファのLSI識別、端子識別を追記する同一接続グループネット抽出手段と、
代表グループネット情報の各回路構成情報に対し、前記ライブラリの情報を参照し電気的正当性の検証を実施しエラー内容を含むチェック結果を登録番号に対応付けて出力し、エラー時に登録番号対応の出力特定情報も出力する検証手段とをデータ処理装置に含むことを特徴とする回路検証システム。 - LSIやディスクリート部品の接続関係が定義された回路図情報と、LSIの端子とそれに内部接続されるIOバッファの種類名を含むLSI端子−IOバッファ対応情報と、IOバッファの特性定義を含むライブラリとを記憶装置から読み込み、回路図情報の各LSI端子について、前記対応情報から対応するIOバッファ名を取得し、これを回路図情報のLSI端子に付属させバッファモデルネットリストを作成するステップと、
バッファモデルネットリストの、各LSI端子のIOバッファを始点とし外部配線やディスクリート部品を通じ接続先のIOバッファやグランド、電源で終わる回路構成情報を抽出し、これらを個別ネット情報とし出力し、これの各回路構成情報のLSIの種別と端子識別を無視した状態での同一の回路構成情報を除外し代表グループネット情報として出力する同一接続グループネット抽出ステップと、
代表グループネット情報の各回路構成情報に対し、前記ライブラリ情報を参照し電気的正当性の検証を実施しエラー内容を含むチェック結果を出力する検証ステップをデータ処理装置に実行させるためのプログラム。 - 前記同一接続グループネット抽出ステップに、抽出し個別ネット情報とした回路構成情報について、LSIの種別と端子識別を除いた回路構成情報が代表グループネット情報になければ、これにユニークな登録番号を付加して代表グループネット情報に追加し、その登録番号を、個別ネット情報の回路構成情報にも付加し、前記回路構成情報が代表グループネット情報に既に存在すれば、その登録番号を前記個別ネット情報に付加しておくステップを含み、
前記検証ステップが、回路構成情報のチェック結果を登録番号に対応付けて出力するステップを含む請求項4記載のプログラム。 - LSIやディスクリート部品の接続関係が定義された回路図情報と、LSIの端子とそれに内部接続されるIOバッファの種類名を含むLSI端子−IOバッファ対応情報と、IOバッファの特性定義を含むライブラリとを記憶装置から読み込み、回路図情報の各LSIの端子について、前記対応情報から対応するIOバッファ名を取得し、これを回路図情報のLSI端子に付属させバッファモデルネットリストを作成するステップと、
バッファモデルネットリストの各LSI端子について、
LSI端子のIOバッファを始点とし外部配線やディスクリート部品を通じ接続先のIOバッファやグランド、電源で終わる回路構成情報を抽出し、その回路構成情報のLSIの種別と端子識別を除いた回路構成情報が代表グループネット情報になければ、これにユニークな登録番号を付加して代表グループネット情報に追加し、その登録番号に対応して、抽出した回路構成情報の出力バッファのLSI識別、端子識別を出力特定情報として保持し、前記除いた回路構成情報が代表グループネット情報に既に存在すれば、その登録番号に対応した出力特定情報に抽出した回路構成情報の出力バッファのLSI識別、端子識別を追記する同一接続グループネット抽出ステップと、
代表グループネット情報の各回路構成情報に対し、前記ライブラリの情報を参照し電気的正当性の検証を実施しエラー内容を含むチェック結果を登録番号に対応付けて出力し、エラー時に登録番号対応の出力特定情報も出力する検証ステップとをデータ処理装置に実行させるためのプログラム。 - LSIやディスクリート部品の接続関係が定義された回路図情報と、LSIの端子とそれに内部接続されるIOバッファの種類名を含むLSI端子−IOバッファ対応情報と、IOバッファの特性定義を含むライブラリとを記憶装置から読み込み、回路図情報の各LSI端子について、前記対応情報から対応するIOバッファ名を取得し、これを回路図情報のLSI端子に付属させバッファモデルネットリストを作成するステップと、
バッファモデルネットリストの、各LSI端子のIOバッファを始点とし外部配線やディスクリート部品を通じ接続先のIOバッファやグランド、電源で終わる回路構成情報を抽出し、これらを個別ネット情報として出力し、これの各回路構成情報のLSIの種別と端子識別を無視した状態での同一の回路構成情報を除外し代表グループネット情報とし出力する同一接続グループネット抽出ステップと、
代表グループネット情報の各回路構成情報に対し、前記ライブラリ情報を参照し電気的正当性の検証を実施しチェック結果を出力する検証ステップを含むことを特徴とする回路検証方法。 - 前記同一接続グループネット抽出ステップに、抽出し個別ネット情報とした回路構成情報について、LSIの種別と端子識別を除いた回路構成情報が代表グループネット情報になければ、これにユニークな登録番号を付加して代表グループネット情報に追加し、その登録番号を、個別ネット情報の回路構成情報にも付加し、前記回路構成情報が代表グループネット情報に既に存在すれば、その登録番号を前記個別ネット情報に付加しておくステップを含み、
前記検証ステップが、回路構成情報のチェック結果を登録番号に対応付けて出力するステップを含むことを特徴とする請求項7記載の回路検証方法。 - LSIやディスクリート部品の接続関係が定義された回路図情報と、LSIの端子とそれに内部接続されるIOバッファの種類名を含むLSI端子−IOバッファ対応情報と、IOバッファの特性定義を含むライブラリとを記憶装置から読み込み、回路図情報の各LSIの端子について、前記対応情報から対応するIOバッファ名を取得し、これを回路図情報のLSI端子に付属させバッファモデルネットリストを作成するステップと、
バッファモデルネットリストの各LSI端子について、
LSI端子のIOバッファを始点とし外部配線やディスクリート部品を通じ接続先のIOバッファやグランド、電源で終わる回路構成情報を抽出し、その回路構成情報のLSIの種別と端子識別を除いた回路構成情報が代表グループネット情報になければ、これにユニークな登録番号を付加して代表グループネット情報に追加し、その登録番号に対応して、抽出した回路構成情報の出力バッファのLSI識別、端子識別を出力特定情報として保持し、前記除いた回路構成情報が代表グループネット情報に既に存在すれば、その登録番号に対応した出力特定情報に抽出した回路構成情報の出力バッファのLSI識別、端子識別を追記する同一接続グループネット抽出ステップと、
代表グループネット情報の各回路構成情報に対し、前記ライブラリの情報を参照し電気的正当性の検証を実施しエラー内容を含むチェック結果を登録番号に対応付けて出力し、エラー時に登録番号対応の出力特定情報も出力する検証ステップとを含むことを特徴とする回路検証方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008242903A (ja) * | 2007-03-28 | 2008-10-09 | Nec Corp | 回路設計検証システム、方法、及び、プログラム |
JP2009238209A (ja) * | 2008-03-04 | 2009-10-15 | Nec Corp | 回路検証装置、回路検証プログラムおよび回路検証方法 |
JP2014123332A (ja) * | 2012-12-21 | 2014-07-03 | Fujitsu Ltd | 解析プログラム、解析方法及び解析装置 |
JP2015041112A (ja) * | 2013-08-20 | 2015-03-02 | 株式会社リコー | 回路デザイン電気的チェックシステム |
CN114062894A (zh) * | 2021-10-21 | 2022-02-18 | 深圳市共进电子股份有限公司 | 电路元器件检测方法、检测装置、终端设备和存储介质 |
CN117574851A (zh) * | 2024-01-11 | 2024-02-20 | 上海合见工业软件集团有限公司 | 一种在eda工具中重构电路原理图的方法、设备及存储介质 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06195409A (ja) * | 1992-12-24 | 1994-07-15 | Kawasaki Steel Corp | 論理回路接続規則検証方法 |
JP2000181942A (ja) * | 1998-12-11 | 2000-06-30 | Nec Corp | I/oバッファ動作電源自動チェックシステム |
JP2001325315A (ja) * | 2000-05-16 | 2001-11-22 | Fujitsu Ltd | マルチpcb間接続設計支援装置 |
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2005
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06195409A (ja) * | 1992-12-24 | 1994-07-15 | Kawasaki Steel Corp | 論理回路接続規則検証方法 |
JP2000181942A (ja) * | 1998-12-11 | 2000-06-30 | Nec Corp | I/oバッファ動作電源自動チェックシステム |
JP2001325315A (ja) * | 2000-05-16 | 2001-11-22 | Fujitsu Ltd | マルチpcb間接続設計支援装置 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008242903A (ja) * | 2007-03-28 | 2008-10-09 | Nec Corp | 回路設計検証システム、方法、及び、プログラム |
JP2009238209A (ja) * | 2008-03-04 | 2009-10-15 | Nec Corp | 回路検証装置、回路検証プログラムおよび回路検証方法 |
JP4586926B2 (ja) * | 2008-03-04 | 2010-11-24 | 日本電気株式会社 | 回路検証装置、回路検証プログラムおよび回路検証方法 |
US8037436B2 (en) | 2008-03-04 | 2011-10-11 | Nec Corporation | Circuit verification apparatus, a method of circuit verification and circuit verification program |
JP2014123332A (ja) * | 2012-12-21 | 2014-07-03 | Fujitsu Ltd | 解析プログラム、解析方法及び解析装置 |
JP2015041112A (ja) * | 2013-08-20 | 2015-03-02 | 株式会社リコー | 回路デザイン電気的チェックシステム |
CN114062894A (zh) * | 2021-10-21 | 2022-02-18 | 深圳市共进电子股份有限公司 | 电路元器件检测方法、检测装置、终端设备和存储介质 |
CN117574851A (zh) * | 2024-01-11 | 2024-02-20 | 上海合见工业软件集团有限公司 | 一种在eda工具中重构电路原理图的方法、设备及存储介质 |
CN117574851B (zh) * | 2024-01-11 | 2024-04-19 | 上海合见工业软件集团有限公司 | 一种在eda工具中重构电路原理图的方法、设备及存储介质 |
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