JP2006244073A - 半導体設計装置 - Google Patents

半導体設計装置 Download PDF

Info

Publication number
JP2006244073A
JP2006244073A JP2005057903A JP2005057903A JP2006244073A JP 2006244073 A JP2006244073 A JP 2006244073A JP 2005057903 A JP2005057903 A JP 2005057903A JP 2005057903 A JP2005057903 A JP 2005057903A JP 2006244073 A JP2006244073 A JP 2006244073A
Authority
JP
Japan
Prior art keywords
simulation
unit
circuit
input
difference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005057903A
Other languages
English (en)
Inventor
Yasuhiro Ishiyama
裕浩 石山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005057903A priority Critical patent/JP2006244073A/ja
Priority to US11/363,950 priority patent/US20060206297A1/en
Priority to CNA2006100550933A priority patent/CN1828618A/zh
Publication of JP2006244073A publication Critical patent/JP2006244073A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】設計フェーズによって異なるシミュレーションの組み合わせに対して、ミスなく効率的にシミュレーション可能な半導体設計装置を提供する。
【解決手段】シミュレーション結果の相違箇所を検出する相違箇所検出部３１、シミュレーション結果の相違差を検出する相違差検出部３２、シミュレーションモードの異なる回路間で相違のある回路を表示する入力相違箇所表示部３３、シミュレーション結果で相違のある回路を表示させる相違箇所表示部３４、シミュレーションで使用されるオプションを回路図に表示させる条件表示部３５、シミュレーション結果の実行履歴を管理する記録管理部３６、シミュレーション実行時に各回路で正しく条件設定されているかを確認する条件チェック部３７、シミュレーションモード間でピン名やピン数の不一致を確認する整合チェック部３８を備える。
【選択図】 図１

Description

本発明は半導体回路を設計する際に用いられる半導体設計装置に関する。
従来、半導体のメモリ回路やアナログ回路を設計する場合は、設計フェーズの早い時期はＣ言語などを利用したデジタルでの機能検証を行い、設計フェーズが進むとＳＰＩＣＥなどを用いて各ブロックのアナログでの回路シミュレーションを行うことで、設計検証を行っている。
また、近年はアナログ・デジタル混在シミュレータが実用レベルになってきており、アナログとデジタルのシミュレーションを混在させて行うことができるようになった（例えば、非特許文献１参照）。
これにより、設計フェーズの進捗に応じて各ブロックで使うシミュレーションのモードをデジタルやアナログに選択的に切り替え、かつ、各ブロックを含んだ回路全体のシミュレーションを一括で行うことができるようになり、メモリ回路やアナログ回路の設計にもアナログ・デジタル混在シミュレータが使用されている。
従来の機能検証手法は基本的に、回路図のネットリスト情報とシミュレーション入力データを基に、シミュレーション実行部でシミュレーションを実行する手法である。以下、従来技術の手法について詳細に説明する。
図２２は従来の半導体設計装置の構成を示すブロック図であり、１は入力部、２は入力部１から入力した情報を処理するＣＰＵ、３はＣＰＵ２で処理したデータによりシミュレーションを実行するシミュレーション実行部、４はシミュレーション実行部３の結果を出力する出力部である。
図２３は、図２２の半導体設計装置の動作を示す処理フロー図である。入力部１に入力したネットリストとシミュレーション入力データから、ＣＰＵ２が各ブロックでのシミュレーションモードの割り振りを行い、シミュレーション実行部３でシミュレーションを実行し、出力部４からシミュレーション出力データを出力する。
図２４および図２５は従来の半導体設計装置を用いた回路の設計フェーズを説明する図である。図２４の（Ａ）は回路設計フェーズ１の回路図で、チップＡがＣ言語で記述されたインバータのブロックＡとＣ言語で記述されたインバータのブロックＢで構成されている。（Ｂ）は回路設計フェーズ１の回路記述で、ブロックＡ、ブロックＢ共にＣ言語で記述されている。
図２５の（Ａ）は回路設計フェーズ２の回路図で、チップＡがＣ言語で記述されたインバータのブロックＡとＳＰＩＣＥで記述されたインバータのブロックＢで構成されている。（Ｂ）は回路設計フェーズ２の回路記述で、ブロックＡはＣ言語で、ブロックＢはＳＰＩＣＥで記述されている。
従来の半導体設計装置を用いた設計検証においては、まず、入力部１に入力したネットリストとシミュレーション入力データから、ＣＰＵ２で各ブロックでのシミュレーションモードの割り振りが行われる。
図２４、図２５に示す回路例の場合は、回路設計フェーズ１ではブロックＡ、ブロックＢ共にＣ言語を割り振り、回路設計フェーズ２では、ブロックＡはＣ言語、ブロックＢはＳＰＩＣＥを割り振る。
次に、ＣＰＵ２で割り振られたシミュレーションモードに対応して、シミュレーション実行部３でシミュレーションの実行を行う。その結果、シミュレーション出力データが出力部４から出力される。
アナログ・デジタル混在シミュレータ、日経エレクトロニクス（１０−１４）増刊号、日経ＢＰ社、１９９６年１０月１４日、Ｐ．１２０
上記従来の半導体設計装置では、設計フェーズの進捗に応じて各ブロックで使うシミュレーションのモードをデジタルやアナログに選択的に切り替えてシミュレーションを行っており、シミュレーションのモード間でシミュレーションの結果が異なった場合に、出力波形を見ながら各ブロックでの相違箇所を検出せざるを得ず、相違箇所の検出に時間がかかるという問題があった。
また、シミュレーションのモード間でシミュレーション結果に相違があった場合に、許容できる範囲であるかどうかの判断は出力の波形を見ながら都度判断せざるを得ず、相違差の検出に時間がかかるという問題があった。
また、シミュレーション実行前に各ブロックで使用するシミュレーションのモードを回路図上で確認できず、未確認のまま予定していたシミュレーションとは異なるシミュレーションのモードを使用する問題があった。
また、シミュレーションの実行中もしくは実行後のシミュレーションのモード間でシミュレーション結果に相違があった場合に、その相違があった回路を回路図上で確認することができず、解析に時間がかかるという問題があった。
また、各シミュレーションのモードで使用するシミュレーションのオプション情報はシミュレーション入力データ内にあり、各回路ブロックにどのオプションを使用しているかの確認は、シミュレーション入力データを各々回路ブロック毎に確認せざるを得ず、その確認に時間がかかるという問題があった。
また、設計フェーズの進捗に応じて様々な組み合わせでシミュレーションを行うにもかかわらず、シミュレーションの実行履歴とシミュレーション結果の相違箇所が管理されておらず、シミュレーション結果の管理が難しいという問題があった。
また、同じ設計フェーズで使用する回路が互いに同じ条件でシミュレーションされているかどうかの確認は、シミュレーション入力データにより各回路ブロックの条件を互いに確認せざるを得ず、その確認に時間がかかるという問題があった。
さらに、シミュレーション実行前に各回路間で同じ条件でシミュレーションを行うかどうかの確認が行われず、各回路間で異なる条件のシミュレーションを行った場合は、シミュレーションが無駄になってしまうという問題があった。
また、回路ブロック間でピン名やピン数やピンの順番などの回路の不整合があった場合に、回路を間違えたままシミュレーションを実行してしまうという問題があった。
本発明は、設計フェーズの進捗に応じて各ブロックで使うシミュレーションのモードをデジタルやアナログに選択的に切り替えシミュレーションを行う際に、シミュレーションのモード間でシミュレーションの結果が異なった場合にも、相違箇所の検出時間を短縮することを目的とする。
また、シミュレーションのモード間でシミュレーション結果に相違があった場合にも、真性のエラー箇所だけを短時間で検出でき、シミュレーション実行者による相違差検出の見落としを防止すると共に、相違差が許容できる範囲であるかどうかの判断時間を短縮することを目的とする。
また、シミュレーション実行前に各ブロックで使用するシミュレーションのモードを回路図上で確認できるようにし、シミュレーション実行前に予定していない実行モードでのシミュレーション実行を未然に防止することを目的とする。
また、シミュレーション実行中もしくは実行後のシミュレーションのモード間でシミュレーション結果に相違があった場合に、その相違があった回路を回路図上で確認することができるようにし、シミュレーション結果の解析時間を短縮することを目的とする。
また、各シミュレーションのモードで各回路ブロックにどのオプションを使用しているかを容易に判断することができるようにし、シミュレーション実行ミスを防止することを目的とする。
また、設計フェーズの進捗に応じて様々な組み合わせでシミュレーションを行う際に、シミュレーション実行時の状態とシミュレーション結果を間違いなく管理できるようにすることを目的とする。
また、同じ設計フェーズで使用する回路が互いに同じ条件でシミュレーションされているかどうかの確認や、シミュレーション実行前に各回路間で同じ条件でシミュレーションを行うかどうかの確認を容易にし、無駄なシミュレーションの実行を未然に防止することを目的とする。
また、回路ブロック間でピン名やピン数やピンの順番などの回路の不整合があった場合に、回路を間違えたままシミュレーションを実行してしまうことを未然に防止することを目的とする。
本発明の半導体設計装置は、データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーション結果の相違箇所を検出する相違箇所検出部を備える。上記構成によれば、シミュレーションの実行者による各ブロック同士の出力波形確認が不要となるため、相違箇所の検出時間短縮が可能となる。
本発明の半導体設計装置は、データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーション結果の相違差を検出する相違差検出部を備える。上記構成によれば、真性のエラー箇所だけを検出することができるため、シミュレーション実行者による相違差の検出見落としを防止すると共に、相違差が許容できる範囲であるかどうかの判断時間短縮が可能となる。
本発明は、データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーションモードの異なる回路間で相違のある回路を表示する入力相違箇所表示部を備える。上記構成によれば、シミュレーション実行前に予定していない実行モードでのシミュレーション実行を未然に防止することができる。
本発明において、前記相違箇所検出部で検出したシミュレーション結果で相違のある回路を表示させる相違箇所表示部を備える。上記構成によれば、シミュレーション実行中もしくは実行後に、シミュレーションモード間のシミュレーション結果の相違箇所を回路図上で容易に確認可能になるため、シミュレーション結果の解析時間短縮が可能となる。
本発明は、データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーションで使用されるオプションを回路図に表示させる条件表示部を備える。上記構成によれば、各回路ブロックにどのオプションを使用しているかを視覚的に判断することが容易にできるため、シミュレーション実行ミスを防止することができる。
本発明は、データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーション結果の実行履歴とシミュレーション結果の相違箇所を管理する記録管理部を備える。上記構成によれば、回路ブロック毎に様々な組み合わせでシミュレーションのモードが使用されていても、シミュレーション実行時の状態と結果を間違いなく管理することができる。
本発明は、データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーション実行時の条件設定が各回路で正しく行われているかをシミュレーション実行前に確認する条件チェック部を備える。上記構成によれば、同じ設計フェーズで使用する回路が互いに同じ条件でシミュレーションがされているかどうか事前に確認することができるため、シミュレーション条件が互いに一致していないシミュレーションの実行を未然に防止することができる。
本発明は、データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、回路ブロック間でピン名やピン数が不一致になっていないかをシミュレーション実行前に確認する整合チェック部を備える。上記構成によれば、ピン名やピン数やピンの順番など回路が異なった状態でのシミュレーション実行を未然に防止することができる。
本発明によれば、設計フェーズの進捗に応じて各ブロックで使うシミュレーションのモードをデジタルやアナログに選択的に切り替えシミュレーションを行う際に、シミュレーションのモード間でシミュレーション結果の相違箇所を検出することで、シミュレーションの実行者が各ブロック同士の出力波形を確認することが不要となり相違箇所の検出時間を短縮する効果がある。
また本発明によれば、シミュレーションのモード間でシミュレーション結果の相違箇所に対して相違差を検出することで、真性のエラー箇所だけを検出することができ、シミュレーション実行者による相違差の検出見落としを防止すると共に、相違差が許容できる範囲であるかどうかの判断時間を短縮する効果がある。
また本発明によれば、シミュレーション実行前に各ブロックで使用するシミュレーションのモードを回路図上での確認を可能にすることで、シミュレーション実行前に予定していない実行モードでのシミュレーション実行を未然に防止する効果がある。
また本発明によれば、シミュレーション実行中もしくは実行後に、シミュレーションモード間のシミュレーション結果の相違箇所を回路図上で確認可能にすることで、シミュレーション結果の解析時間を短縮する効果がある。
また本発明によれば、各シミュレーションのモードで使用するシミュレーションのオプション情報を各回路ブロックの回路図に表示させることで、各回路ブロックにどのオプションを使用しているかを視覚的に判断可能にしてシミュレーション実行ミスを防止する効果がある。
また本発明によれば、シミュレーションの実行履歴とシミュレーション結果の相違箇所を管理することで、回路ブロック毎に様々な組み合わせでシミュレーションのモードが使用されていても、シミュレーション実行時の状態と結果を間違いなく管理することを可能にする効果がある。
また本発明によれば、シミュレーション実行前に各ブロックのシミュレーション条件をチェックすることで、同じ設計フェーズで使用する回路が互いに同じ条件でシミュレーションがされているかどうかを事前に確認できるため、シミュレーション条件が互いに一致していないシミュレーションの実行を未然に防止する効果がある。
また本発明によれば、回路ブロック間で回路の不整合箇所を検出することで、ピン名やピン数やピンの順番などが異なった状態でのシミュレーション実行を未然に防止する効果がある。
以下、本発明の実施形態について図面を参照しながら説明する。図１は本発明の一実施の形態に係る半導体設計装置の構成を示すブロック図である。図１において、１は入力部、２はＣＰＵ、３はシミュレーション実行部、４は出力部で、これらは図２２の構成と同じものである。
さらに図１において、２０はシミュレーションデータベース、２１はネットリストデータベース、２２は回路図データベース、３１は相違箇所検出部、３２は相違差検出部、３３は入力相違箇所表示部、３４は相違箇所表示部、３５は条件表示部、３６は記録管理部、３７は条件チェック部、３８は整合チェック部である。
シミュレーションデータベース２０はシミュレーションの処理結果を格納し、ネットリストデータベース２１はシミュレーションを行うネットリストを格納し、回路図データベース２２はシミュレーションを行う回路図を格納する。
相違箇所検出部３１はシミュレーション結果の相違箇所を検出し、相違差検出部３２はシミュレーション結果の相違差を検出し、入力相違箇所表示部３３は入力部１から入力したシミュレーションモードの異なる回路間で相違のある回路を表示し、相違箇所表示部３４は相違箇所検出部で検出したシミュレーション結果で相違のある回路を表示し、条件表示部３５は入力部から入力したシミュレーションで使用されるオプションを回路図に表示する。
記録管理部３６はシミュレーション結果の実行履歴を管理し、条件チェック部３７はシミュレーション実行時の条件設定が各回路で正しく行われているかをシミュレーション実行前に確認し、整合チェック部３８はシミュレーションモード間でピン名やピン数が不一致になっていないかをシミュレーション実行前に確認する。
以下、本実施の形態における各部の機能と動作について順に説明する。図２は本実施の形態における相違箇所検出部３１の動作を示す処理フロー図である。入力部１に入力されたネットリストとシミュレーション入力データからＣＰＵ２が入力データを選択し、各ブロックでのシミュレーションモードの割り振りを行い、シミュレーション実行部３でシミュレーションを実行する。
シミュレーション実行によりシミュレーションデータベース２０にシミュレーションデータが蓄積され、相違箇所検出部３１でシミュレーションの相違箇所が検出される。次に、ＣＰＵ２でシミュレーションの相違箇所検出情報を選択的に合成し、シミュレーション出力データと相違箇所検出結果を出力部４から出力する。
図３および図４は本実施形態における回路の設計フェーズを説明する図である。図３の（Ａ）は回路設計フェーズ１の回路図で、チップＡがＣ言語で記述されたインバータのブロックＡとＣ言語で記述されたインバータのブロックＢで構成されている。（Ｂ）は回路設計フェーズ１の回路記述で、ブロックＡ、ブロックＢ共にＣ言語で記述されている。（Ｃ）は回路設計フェーズ１のシミュレーション波形である。
図４の（Ａ）は回路設計フェーズ２の回路図で、チップＡがＣ言語で記述されたインバータのブロックＡとＶｅｒｉｌｏｇ−ＨＤＬで記述されたバッファのブロックＢで構成されている。（Ｂ）は回路設計フェーズ２の回路記述で、ブロックＡはＣ言語で、ブロックＢはＶｅｒｉｌｏｇ−ＨＤＬで記述されている。（Ｃ）は回路設計フェーズ２のシミュレーション波形で、図３の回路設計フェーズ１と異なる波形を検出したため太線で描かれた状態を示している。
このように回路の設計フェーズ間でブロックＢの構成が異なっているが、相違箇所検出部３１を設けることによりシミュレーション結果の相違箇所が検出されるため、各ブロック同士の出力波形確認が容易になり、相違箇所の検出時間を短縮することができる。
図５は本実施の形態における相違差検出部３２の動作を示す処理フロー図である。入力部１に入力されたネットリストとシミュレーション入力データからＣＰＵ２が入力データを選択し、各ブロックでのシミュレーションモードの割り振りを行い、シミュレーション実行部３でシミュレーションを実行する。
シミュレーション実行によりシミュレーションデータベース２０にシミュレーションデータが蓄積され、相違箇所検出部３１でシミュレーションの相違箇所が検出され、さらに、相違差検出部３２でシミュレーションの相違差が検出される。次に、ＣＰＵ２でシミュレーションの相違差検出情報を選択的に合成し、シミュレーション出力データと相違差検出結果を出力部４から出力する。
図６および図７は本実施形態における回路の設計フェーズを説明する図である。図６の（Ａ）は回路設計フェーズ２における１回目のシミュレーションの回路図で、チップＡがＣ言語で記述されたインバータのブロックＡと、Ｖｅｒｉｌｏｇ−ＨＤＬで記述されたインバータのブロックＢで構成されている。（Ｂ）は回路設計フェーズ２における１回目のシミュレーションの回路記述で、ブロックＡはＣ言語で、ブロックＢはＶｅｒｉｌｏｇ−ＨＤＬで記述されている。（Ｃ）は回路設計フェーズ２における１回目のシミュレーションのシミュレーション波形である。
図７の（Ａ）は回路設計フェーズ２における２回目のシミュレーションの回路図で、チップＡがＣ言語で記述されたインバータのブロックＡとＶｅｒｉｌｏｇ−ＨＤＬで記述されたインバータのブロックＢで構成されている。（Ｂ）は回路設計フェーズ２における２回目のシミュレーションの回路記述で、ブロックＡはＣ言語で、ブロックＢはＶｅｒｉｌｏｇ−ＨＤＬで記述されている。
１回目のシミュレーションでは、ブロックＡ、ブロックＢ共に出力の遅延値は設定されていないが、２回目のシミュレーションでは、ブロックＢに１０ｎｓの出力遅延が付いている。図７の（Ｃ）は回路設計フェーズ２における２回目のシミュレーションのシミュレーション波形であり、１回目のシミュレーションに対する相違差として出力にｄ１、ｄ２共に１０ｎｓを検出した状態が描かれている。
このようにシミュレーション結果の相違差を検出する相違差検出部３２を設けることにより、１回目のシミュレーションと２回目のシミュレーション間にある真性の相違箇所だけを検出することができるため、シミュレーション実行者による相違差の検出見落としを防止すると共に、相違差が許容できる範囲であるかどうかの判断時間を短縮することができる。
図８は本実施の形態における入力相違箇所表示部３３の動作を示す処理フロー図である。入力部１に入力されたネットリストとシミュレーション入力データからＣＰＵ２が入力データを選択し、各ブロックでのシミュレーションモードの割り振りを行う。
次に、シミュレーションを行うネットリストを格納するネットリストデータベース２１と回路図を格納する回路図データベース２２に対して、入力相違箇所表示部３３でシミュレーションモードの異なる回路間で相違のある回路がネットリストから特定される。次に、ＣＰＵ２で入力相違箇所の回路情報を選択的に合成し、入力相違箇所の回路情報を出力部４から出力する。
図９は本実施形態における回路の設計フェーズを説明する図である。図９の（Ａ）は回路設計フェーズ１の回路図で、チップＡがＣ言語で記述されたブロックＡとＣ言語で記述されたブロックＢで構成されている。（Ｂ）は回路設計フェーズ２の回路記述で、チップＡがＣ言語で記述されたブロックＡとＶｅｒｉｌｏｇ−ＨＤＬで記述されたブロックＢで記述されている。
ここで、ブロックＢは回路設計フェーズ１ではＣ言語で記述され、回路設計フェーズ２ではＶｅｒｉｌｏｇ−ＨＤＬで記述されているため、入力が相違していることでブロックＢがハイライトされて表示されている。
このように入力部から入力したシミュレーションモードの異なる回路間で相違のある回路を表示する入力相違箇所表示部３３を設けることにより、シミュレーション実行前に予定していない実行モードでのシミュレーション実行を未然に防止することができる。
図１０は本実施の形態における相違箇所表示部３４の動作を示す処理フロー図である。入力部１に入力されたネットリストとシミュレーション入力データからＣＰＵ２が入力データを選択し、各ブロックでのシミュレーションモードの割り振りを行う。次に、シミュレーション実行部３でシミュレーションが実行され、シミュレーションデータベース２０にシミュレーションデータが蓄積される。
さらに、相違箇所検出部３１で相違箇所が検出され、シミュレーションを行うネットリストを格納するネットリストデータベース２１と回路図を格納する回路図データベース２２に対して、相違箇所表示部３４でシミュレーション結果が相違している回路がネットリストから特定される。次に、ＣＰＵ２で相違箇所の回路情報を選択的に合成し、シミュレーション出力データと相違箇所検出結果と相違箇所の回路情報を出力部４から出力する。
図１１は本実施形態における回路の設計フェーズを説明する図である。図１１の（Ａ）は回路設計フェーズ１の回路図で、チップＡがＣ言語で記述されたブロックＡとＣ言語で記述されたブロックＢで構成されている。（Ｂ）は回路設計フェーズ２の回路記述で、チップＡがＣ言語で記述されたブロックＡとＶｅｒｉｌｏｇ−ＨＤＬで記述されたブロックＢで記述されている。
ここで、ブロックＢは回路設計フェーズ１ではＣ言語で記述され、回路設計フェーズ２ではＶｅｒｉｌｏｇ−ＨＤＬで記述されているため、シミュレーション実行中もしくは実行後が相違しており、ブロックＢがハイライトされて表示されている。
このように、相違箇所検出部３１で検出したシミュレーション結果で相違のある回路を表示させる相違箇所表示部３４を設けることにより、シミュレーション結果の解析時間を短縮することが可能となる。
図１２は本実施の形態における条件表示部３５の動作を示す処理フロー図である。入力部１に入力されたネットリストとシミュレーション入力データからＣＰＵ２が入力データを選択し、各ブロックでのシミュレーションモードの割り振りを行う。次に、シミュレーション実行部３でシミュレーションが実行され、シミュレーションデータベース２０にシミュレーションデータが蓄積される。
次に、シミュレーションを行うネットリストを格納するネットリストデータベース２１と回路図を格納する回路図データベース２２に対して、条件表示部３５では各ブロックで使用されているシミュレーションの条件が回路図内で特定される。さらに、ＣＰＵ２でシミュレーション条件の回路表示情報を選択的に合成し、シミュレーション出力データと条件の回路表示情報を出力部４から出力する。
図１３は本実施形態における回路の設計フェーズを説明する図である。図１３の（Ａ）は回路設計フェーズ３の回路図で、チップＡがＣ言語で記述されたインバータのブロックＡとＳＰＩＣＥで記述されたインバータのブロックＢで構成されている。（Ｂ）は回路設計フェーズ３の回路記述で、チップＡがＣ言語で記述されたブロックＡとＳＰＩＣＥで記述されたブロックＢで記述されている。
ここで、ブロックＢで使用されるＳＰＩＣＥのオプションはＨｉｇｈ Ａｃｃｕｒａｃｙである。そのため、ブロックＢの回路図の中にＳＰＩＣＥのオプションであるＨｉｇｈ Ａｃｃｕｒａｃｙが表示されている。
このように入力部から入力したシミュレーションで使用されるオプションを回路図に表示させる条件表示部３５を設けることにより、各回路ブロックにどのオプションを使用しているかを視覚的に判断することができるため、シミュレーション実行ミスを防止することができる。
図１４は本実施の形態における記録管理部３６の動作を示す処理フロー図である。入力部１に入力されたネットリストとシミュレーション入力データからＣＰＵ２が入力データを選択し、各ブロックでのシミュレーションモードの割り振りを行う。次に、シミュレーション実行部３でシミュレーションが実行され、シミュレーションデータベース２０にシミュレーションデータが蓄積される。
次に、相違箇所検出部３１で相違箇所が検出され、記録管理部３６ではシミュレーションの記録情報が記録される。さらに、ＣＰＵ２でシミュレーション記録情報と相違箇所検出情報を選択的に合成し、シミュレーション出力データと相違箇所検出情報とシミュレーション記録情報を出力部４から出力する。
図１５は本実施形態における実行履歴の記録情報例を説明する図であり、シミュレーションの実施回数ごとの回路、シミュレーションモード、シミュレーションの選択オプションの実行履歴、相違箇所を記述している。
ここでは、１回目のシミュレーションは図３の構成で、２回目のシミュレーションは図４の構成で、３回目のシミュレーションは図６の構成でシミュレーションを実施した例を示している。１回目のシミュレーション実施時の回路構成を基準に判断した場合に、２回目ではブロックＢが１回目と相違しているが、３回目では相違していない。
このようにシミュレーション結果の実行履歴を管理する記録管理部３６を設けることにより、回路ブロック毎に様々な組み合わせでシミュレーションのモードが使用されていても、シミュレーション実行時の状態と結果を間違いなく管理することができる。
図１６は本実施の形態における条件チェック部３７の動作を示す処理フロー図である。入力部１に入力されたネットリストとシミュレーション入力データに対して、条件チェック部３７は各回路ブロックでの条件チェックを行う。
各ブロックで条件が一致している場合は、ＣＰＵ２は各ブロックでのシミュレーションモードの割り振りを行い、シミュレーション実行部３でシミュレーションを実行し、シミュレーション出力データと条件チェック結果を出力部４から出力する。各ブロックで条件が一致していない場合はシミュレーションを行わず、条件チェック結果を出力部４から出力する。
図１７は本実施形態における条件チェック例を説明する図であり、（Ａ）はシミュレーションの条件チェックに適合した（ＯＫ）例を、（Ｂ）は条件チェックが不適合であった（ＮＧ）例を示している。（Ｂ）では回路のブロックＡとブロックＢの温度の条件が異なるためＮＧとなっている。
このように、シミュレーション実行時の条件設定が各回路で正しく行われているかをシミュレーション実行前に確認する条件チェック部３７を設けることにより、同じ設計フェーズで使用する回路が互いに同じ条件でシミュレーションがされているかどうかを事前に確認することができるため、シミュレーション条件が互いに一致していないシミュレーションの実行を未然に防止することができる。
図１８は本実施の形態における整合チェック部３８の動作を示す処理フロー図である。入力部１に入力されたネットリストとシミュレーション入力データに対して、整合チェック部３８は各回路ブロックでの整合チェックを行う。
各ブロックで回路が整合している場合は、ＣＰＵ２は各ブロックでのシミュレーションモードの割り振りを行い、シミュレーション実行部３でシミュレーションを実行し、シミュレーション出力データと整合チェック結果を出力部４から出力する。各ブロックで回路が整合していない場合はシミュレーションを行わず、整合チェック結果を出力部４から出力する。
図１９〜２１は本実施形態における整合チェックを説明する図である。図１９は回路設計フェーズ１と回路設計フェーズ２が整合している状態である。図１９の（Ａ−１）は回路設計フェーズ１の回路図で、チップＢがＶｅｒｉｌｏｇ−ＨＤＬで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで構成されている。（Ａ−２）は回路設計フェーズ１の回路記述で、チップＢがＶｅｒｉｌｏｇ−ＨＤＬで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで記述されている。
図１９の（Ｂ−１）は回路設計フェーズ２の回路図で、チップＢがＳＰＩＣＥで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで構成されている。（Ｂ−２）は回路設計フェーズ２の回路記述で、チップＢがＳＰＩＣＥで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで記述されている。
図２０は回路設計フェーズ１と回路設計フェーズ２が整合していない状態である。図２０の（Ａ−１）は回路設計フェーズ１の回路図で、チップＢがＶｅｒｉｌｏｇ−ＨＤＬで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで構成されている。（Ａ−２）は回路設計フェーズ１の回路記述で、チップＢがＶｅｒｉｌｏｇ−ＨＤＬで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで記述されている。
図２０の（Ｂ−１）は回路設計フェーズ２の回路図で、チップＢがＳＰＩＣＥで記述されたインバータのブロックＣとＣ言語で記述されたインバータのブロックＤで構成されている。（Ｂ−２）は回路設計フェーズ２の回路記述で、チップＢがＳＰＩＣＥで記述されたインバータのブロックＣとＣ言語で記述されたインバータのブロックＤで記述されている。
ここで、設計フェーズ１と設計フェーズ２ではブロックＣの回路が整合していない。すなわち、回路設計フェーズ１のブロックＣではＩＣ２のピンが回路設計フェーズ２と整合していないことが太線で表示され、回路設計フェーズ２のブロックＣではチップＢのＩＮ２からの入力が無いことで整合されていないことが破線で表示されている。
図２１も回路設計フェーズ１と回路設計フェーズ２が整合していない状態である。図２１の（Ａ−１）は回路設計フェーズ１の回路図で、チップＢがＶｅｒｉｌｏｇ−ＨＤＬで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで構成されている。（Ａ−２）は回路設計フェーズ１の回路記述で、チップＢがＶｅｒｉｌｏｇ−ＨＤＬで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで記述されている。
図２１の（Ｂ−１）は回路設計フェーズ２の回路図で、チップＢがＳＰＩＣＥで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで構成されている。（Ｂ−２）は回路設計フェーズ２の回路記述で、チップＢがＳＰＩＣＥで記述された２入力ＮＡＮＤのブロックＣとＣ言語で記述されたインバータのブロックＤで記述されている。
ここで、設計フェーズ１と設計フェーズ２ではブロックＣの回路が整合していない。すなわち、回路設計フェーズ１のブロックＣではＩＮ１とＩＮ２からの接続がそれぞれＩＣ１とＩＣ２なのに対して、回路設計フェーズ２のブロックＣではＩＮ１とＩＮ２からの接続がそれぞれＩＣ２とＩＣ１であり、回路設計フェーズ１とは整合していないことが太線で表示されている。
このように、回路ブロック間でピン名やピン数が不一致になっていないかをシミュレーション実行前に確認する整合チェック部３８を設けることにより、ピン名やピン数やピンの順番などが異なった状態でのシミュレーション実行を未然に防止することができる。
以上のように本実施形態によれば、第１に、シミュレーション結果の相違箇所を検出する相違箇所検出部３１を設けることにより、各ブロック同士の出力波形確認が不要となり、相違箇所の検出時間短縮が可能となる。
第２に、シミュレーション結果の相違差を検出する相違差検出部３２を設けることにより、真性のエラー箇所だけを検出しシミュレーション実行者による相違差の検出見落としを防止すると共に、相違差が許容できる範囲であるかどうかの判断時間短縮が可能となる。
第３に、入力部から入力したシミュレーションモードの異なる回路間で相違のある回路を表示する入力相違箇所表示部３３を設けることにより、シミュレーション実行前に予定していない実行モードでのシミュレーション実行を未然に防止することができる。
第４に、相違箇所検出部３１で検出したシミュレーション結果で相違のある回路を表示させる相違箇所表示部３４を設けることにより、シミュレーション結果の解析時間短縮が可能となる。
第５に、入力部から入力したシミュレーションで使用されるオプションを回路図に表示させる条件表示部３５を設けることにより、各回路ブロックにどのオプションを使用しているかを視覚的に判断することでシミュレーション実行ミスを防止することができる。
第６に、シミュレーション結果の実行履歴とシミュレーション結果の相違箇所を管理する記録管理部３６を設けることにより、回路ブロック毎に様々な組み合わせでシミュレーションのモードが使用されていてもシミュレーション実行時の状態と結果を間違いなく管理することができる。
第７に、シミュレーション実行時の条件設定が各回路で正しく行われているかをシミュレーション実行前に確認する条件チェック部３７を設けることにより、同じ設計フェーズで使用する回路が互いに同じ条件でシミュレーションがされているかどうか事前に確認することができ、シミュレーション条件が互いに一致していないシミュレーションの実行を未然に防止することができる。
第８に、回路ブロック間でピン名やピン数が不一致になっていないかをシミュレーション実行前に確認する整合チェック部３８を設けることにより、ピン名やピン数やピンの順番などが異なった状態でのシミュレーション実行を未然に防止することができる。
なお、上記実施形態の説明では本発明を半導体回路の設計装置の場合としたが、プリント基板回路の設計装置の場合としてもよい。
本発明の半導体設計装置は、設計フェーズの進捗に応じて各ブロックで使うシミュレーションのモードをデジタルやアナログに選択的に切り替えシミュレーションを行う際に、シミュレーションのモード間でシミュレーション結果の相違箇所を検出することで、シミュレーションの実行者が各ブロック同士の出力波形を確認することが不要となり相違箇所の検出時間を短縮することができ、半導体回路を設計する際に用いられる半導体設計装置等として有用である。
本発明の一実施の形態に係る半導体設計装置の構成を示すブロック図。 本発明の実施形態における相違箇所検出部の動作を示す処理フロー図。 本発明の実施形態における回路の設計フェーズを説明する図。 本発明の実施形態における回路の設計フェーズを説明する図。 本発明の実施形態における相違差検出部の動作を示す処理フロー図。 本発明の実施形態における回路の設計フェーズを説明する図。 本発明の実施形態における回路の設計フェーズを説明する図。 本発明の実施形態における入力相違箇所表示部の動作を示す処理フロー図。 本発明の実施形態における回路の設計フェーズを説明する図。 本発明の実施形態における相違箇所表示部の動作を示す処理フロー図。 本発明の実施形態における回路の設計フェーズを説明する図。 本発明の実施形態における条件表示部の動作を示す処理フロー図。 本発明の実施形態における回路の設計フェーズを説明する図。 本発明の実施形態における記録管理部の動作を示す処理フロー図。 本発明の実施形態における実行履歴の記録情報例を説明する図。 本発明の実施形態における条件チェック部の動作を示す処理フロー図。 本発明の実施形態における条件チェック例を説明する図。 本発明の実施形態における整合チェック部の動作を示す処理フロー図。 本発明の実施形態における整合チェックを説明する図。 本発明の実施形態における整合チェックを説明する図。 本発明の実施形態における整合チェックを説明する図。 従来の半導体設計装置の構成を示すブロック図。 従来の半導体設計装置の動作を示す処理フロー図。 従来の実施形態における回路の設計フェーズを説明する図。 従来の実施形態における回路の設計フェーズを説明する図。
符号の説明
１ 入力部
２ ＣＰＵ
３ シミュレーション実行部
４ 出力部
２０ シミュレーションデータベース
２１ ネットリストデータベース
２２ 回路図データベース
３１ 相違箇所検出部
３２ 相違差検出部
３３ 入力相違箇所表示部
３４ 相違箇所表示部
３５ 条件表示部
３６ 記録管理部
３７ 条件チェック部
３８ 整合チェック部

Claims (8)

  1. データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーション結果の相違箇所を検出する相違箇所検出部を備えた半導体設計装置。
  2. データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーション結果の相違差を検出する相違差検出部を備えた半導体設計装置。
  3. データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーションモードの異なる回路間で相違のある回路を表示する入力相違箇所表示部を備えた半導体設計装置。
  4. 前記相違箇所検出部で検出したシミュレーション結果で相違のある回路を表示させる相違箇所表示部を備えた請求項１記載の半導体設計装置。
  5. データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーションで使用されるオプションを回路図に表示させる条件表示部を備えた半導体設計装置。
  6. データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーション結果の実行履歴とシミュレーション結果の相違箇所を管理する記録管理部を備えた半導体設計装置。
  7. データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、シミュレーション実行時の条件設定が各回路で正しく行われているかをシミュレーション実行前に確認する条件チェック部を備えた半導体設計装置。
  8. データを入力する入力部とデータ処理を行うＣＰＵと入力部から入力したデータに基づき回路のシミュレーションを実行するシミュレーション実行部とシミュレーション実行結果を格納するシミュレーションデータベースとを備えた半導体設計装置であって、回路ブロック間でピン名やピン数が不一致になっていないかをシミュレーション実行前に確認する整合チェック部を備えた半導体設計装置。
JP2005057903A 2005-03-02 2005-03-02 半導体設計装置 Withdrawn JP2006244073A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005057903A JP2006244073A (ja) 2005-03-02 2005-03-02 半導体設計装置
US11/363,950 US20060206297A1 (en) 2005-03-02 2006-03-01 Semiconductor designing apparatus
CNA2006100550933A CN1828618A (zh) 2005-03-02 2006-03-02 半导体设计装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005057903A JP2006244073A (ja) 2005-03-02 2005-03-02 半導体設計装置

Publications (1)

Publication Number Publication Date
JP2006244073A true JP2006244073A (ja) 2006-09-14

Family

ID=36947007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005057903A Withdrawn JP2006244073A (ja) 2005-03-02 2005-03-02 半導体設計装置

Country Status (3)

Country Link
US (1) US20060206297A1 (ja)
JP (1) JP2006244073A (ja)
CN (1) CN1828618A (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101706831B (zh) * 2009-06-12 2012-08-08 上海宏力半导体制造有限公司 半导体设计仿真领域中电路容差测量方法
US8885510B2 (en) 2012-10-09 2014-11-11 Netspeed Systems Heterogeneous channel capacities in an interconnect
CN103383711B (zh) * 2013-07-15 2016-02-17 中科方德软件有限公司 一种通用电气仿真平台
US9471726B2 (en) 2013-07-25 2016-10-18 Netspeed Systems System level simulation in network on chip architecture
US9473388B2 (en) 2013-08-07 2016-10-18 Netspeed Systems Supporting multicast in NOC interconnect
US9699079B2 (en) 2013-12-30 2017-07-04 Netspeed Systems Streaming bridge design with host interfaces and network on chip (NoC) layers
US9473415B2 (en) 2014-02-20 2016-10-18 Netspeed Systems QoS in a system with end-to-end flow control and QoS aware buffer allocation
US9742630B2 (en) 2014-09-22 2017-08-22 Netspeed Systems Configurable router for a network on chip (NoC)
US9571341B1 (en) 2014-10-01 2017-02-14 Netspeed Systems Clock gating for system-on-chip elements
US9660942B2 (en) 2015-02-03 2017-05-23 Netspeed Systems Automatic buffer sizing for optimal network-on-chip design
US9444702B1 (en) * 2015-02-06 2016-09-13 Netspeed Systems System and method for visualization of NoC performance based on simulation output
US10348563B2 (en) 2015-02-18 2019-07-09 Netspeed Systems, Inc. System-on-chip (SoC) optimization through transformation and generation of a network-on-chip (NoC) topology
US9864728B2 (en) 2015-05-29 2018-01-09 Netspeed Systems, Inc. Automatic generation of physically aware aggregation/distribution networks
US9825809B2 (en) 2015-05-29 2017-11-21 Netspeed Systems Dynamically configuring store-and-forward channels and cut-through channels in a network-on-chip
US10218580B2 (en) 2015-06-18 2019-02-26 Netspeed Systems Generating physically aware network-on-chip design from a physical system-on-chip specification
US10452124B2 (en) 2016-09-12 2019-10-22 Netspeed Systems, Inc. Systems and methods for facilitating low power on a network-on-chip
US20180159786A1 (en) 2016-12-02 2018-06-07 Netspeed Systems, Inc. Interface virtualization and fast path for network on chip
US10313269B2 (en) 2016-12-26 2019-06-04 Netspeed Systems, Inc. System and method for network on chip construction through machine learning
US10063496B2 (en) 2017-01-10 2018-08-28 Netspeed Systems Inc. Buffer sizing of a NoC through machine learning
US10084725B2 (en) 2017-01-11 2018-09-25 Netspeed Systems, Inc. Extracting features from a NoC for machine learning construction
US10469337B2 (en) 2017-02-01 2019-11-05 Netspeed Systems, Inc. Cost management against requirements for the generation of a NoC
US10298485B2 (en) 2017-02-06 2019-05-21 Netspeed Systems, Inc. Systems and methods for NoC construction
US10896476B2 (en) 2018-02-22 2021-01-19 Netspeed Systems, Inc. Repository of integration description of hardware intellectual property for NoC construction and SoC integration
US10547514B2 (en) 2018-02-22 2020-01-28 Netspeed Systems, Inc. Automatic crossbar generation and router connections for network-on-chip (NOC) topology generation
US10983910B2 (en) 2018-02-22 2021-04-20 Netspeed Systems, Inc. Bandwidth weighting mechanism based network-on-chip (NoC) configuration
US11144457B2 (en) 2018-02-22 2021-10-12 Netspeed Systems, Inc. Enhanced page locality in network-on-chip (NoC) architectures
US11176302B2 (en) 2018-02-23 2021-11-16 Netspeed Systems, Inc. System on chip (SoC) builder
US11023377B2 (en) 2018-02-23 2021-06-01 Netspeed Systems, Inc. Application mapping on hardened network-on-chip (NoC) of field-programmable gate array (FPGA)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544067A (en) * 1990-04-06 1996-08-06 Lsi Logic Corporation Method and system for creating, deriving and validating structural description of electronic system from higher level, behavior-oriented description, including interactive schematic design and simulation
US6757645B2 (en) * 1997-09-17 2004-06-29 Numerical Technologies, Inc. Visual inspection and verification system
US20060117274A1 (en) * 1998-08-31 2006-06-01 Tseng Ping-Sheng Behavior processor system and method
GB2368667B (en) * 2000-06-08 2002-09-18 Sgs Thomson Microelectronics Method and system for identifying inaccurate models
KR20030028541A (ko) * 2000-07-05 2003-04-08 스티븐 제이 마이어 혼합 신호 시뮬레이션
US7143021B1 (en) * 2000-10-03 2006-11-28 Cadence Design Systems, Inc. Systems and methods for efficiently simulating analog behavior of designs having hierarchical structure
US20030125921A1 (en) * 2001-12-27 2003-07-03 Matsushita Electric Industrial Co., Ltd. Circuit simulation apparatus, circuit simulation method, circuit simulation program, and storage medium storing circuit simulation program
FR2843213B1 (fr) * 2002-07-30 2004-12-24 Bull Sa Procede et systeme d'etablissement automatique d'un modele global de simulation d'une architecture
JP3974048B2 (ja) * 2003-02-06 2007-09-12 株式会社東芝 設計検証システム、設計検証方法及び設計検証プログラム
US7899659B2 (en) * 2003-06-02 2011-03-01 Lsi Corporation Recording and displaying logic circuit simulation waveforms
JP4417084B2 (ja) * 2003-12-02 2010-02-17 Ｎｅｃエレクトロニクス株式会社 アナログ回路の故障検出シミュレーションシステム
US7263674B2 (en) * 2003-12-05 2007-08-28 Coventor, Inc. System and method for three-dimensional visualization and postprocessing of a system model
US7349835B2 (en) * 2004-09-21 2008-03-25 Atrenta, Inc. Method, system and computer program product for generating and verifying isolation logic modules in design of integrated circuits
US7266741B2 (en) * 2004-11-19 2007-09-04 Fong Luk Generation of test vectors for testing electronic circuits taking into account of defect probability
US7299436B2 (en) * 2005-02-10 2007-11-20 International Business Machines Corporation System and method for accurately modeling an asynchronous interface using expanded logic elements
US7404160B2 (en) * 2005-02-18 2008-07-22 Quickturn Design Systems Inc. Method and system for hardware based reporting of assertion information for emulation and hardware acceleration

Also Published As

Publication number Publication date
CN1828618A (zh) 2006-09-06
US20060206297A1 (en) 2006-09-14

Similar Documents

Publication Publication Date Title
JP2006244073A (ja) 半導体設計装置
US7603636B2 (en) Assertion generating system, program thereof, circuit verifying system, and assertion generating method
US7865853B2 (en) Systems, methods, and media for block-based assertion generation, qualification and analysis
US10354042B2 (en) Selectively reducing graph based analysis pessimism
US7640476B2 (en) Method and system for automated path delay test vector generation from functional tests
US8522182B2 (en) Generation of an end point report for a timing simulation of an integrated circuit
JP6995451B2 (ja) 回路適正化装置及び回路適正化方法
JP2005284751A (ja) 論理検証装置、論理検証方法および論理検証プログラム
US9569575B2 (en) Digital circuit design method and associated computer program product
CN115238619A (zh) 数字芯片的子模块后仿真方法和系统
US7606694B1 (en) Framework for cycle accurate simulation
CN107784185B (zh) 一种门级网表中伪路径的提取方法、装置及终端设备
JP2009517759A (ja) Ｉｃ設計方法およびｉｃ設計ツール
US8056037B2 (en) Method for validating logical function and timing behavior of a digital circuit decision
JPWO2006025412A1 (ja) 論理検証方法、論理モジュールデータ、デバイスデータおよび論理検証装置
JP2005196681A (ja) Ｌｓｉ検証装置
US20060265673A1 (en) Facilitating High Level Validation of Integrated Circuits in Parallel with Development of Blocks in a Hierarchical Design Approach
JP4899927B2 (ja) テストパターン自動生成方法およびテストパターン自動生成プログラム
US9710581B1 (en) VIP assisted method and apparatus to enable SOC integration and software development
JP2003233636A (ja) 回路検証装置
US9405871B1 (en) Determination of path delays in circuit designs
US7047173B1 (en) Analog signal verification using digital signatures
JP5799589B2 (ja) 検証方法及び検証プログラム
US9183331B1 (en) Formalizing IP driver interface
JP4781994B2 (ja) 信号波形解析装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080513