JP4899927B2

JP4899927B2 - テストパターン自動生成方法およびテストパターン自動生成プログラム

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Publication number: JP4899927B2
Application number: JP2007045572A
Authority: JP
Inventors: 直子唐沢
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-02-26
Filing date: 2007-02-26
Publication date: 2012-03-21
Anticipated expiration: 2027-02-26
Also published as: JP2008209210A

Description

本発明は、ＬＳＩ（large scale integrated circuit）テスタでＲＯＭ（read only memory）混在ＬＳＩをテストする場合に使用するテストパターンを自動生成するテストパターン自動生成方法およびテストパターン自動生成プログラムに関する。

ＬＳＩテスタでＬＳＩをテストする場合に使用するテストパターンを自動生成するＡＴＰＧ（automatic test pattern generator）には、故障検出率の高いテストパターンを高速で生成することが求められている。スキャン設計されたＬＳＩのテストパターンを自動生成するＡＴＰＧは、回路情報としてゲートレベルのネットリストを扱うが、ゲートの種類は、ＡＮＤゲートやＯＲゲート等、数種類のみであり、その動作は単純であるので、テストパターン自動生成のための処理を高速で行うことができる。

たとえば、図５に示す２入力のＡＮＤゲートの場合、出力ピンｗに“０”を求める場合には、入力ピンａ、ｂのどちらかに“０”を設定し、また、出力ピンｗに“１”を求める場合には、入力ピンａ、ｂの両方に“１”を設定するという処理をプログラムに組み込むようにすれば足りる。入力ピンが３ピン以上であっても、各入力ピンは同じ機能なので、処理上の負担は大きくない。

しかし、ＲＯＭの場合には、メモリセルに設定されている信号値によって動作が決まるため、ＲＯＭ混在ＬＳＩのテストパターンを自動生成する場合、ＲＯＭをメモリセルに設定されている信号値の集合である真理値表のままで扱うことはテストパターン生成時間の増大につながる。

図６はＲＯＭの一例を示しており、ＡＤＲ０〜ＡＤＲ６はアドレスピン、ＤＯ０〜ＤＯ７は出力データピンである。このＲＯＭの場合、アドレス数は１２８であるから、１２８×８ビットの信号値が設定されることになる。ここで、たとえば、出力データピンＤＯ０に“０”を求める場合には、ＲＯＭの真理値表を見て、出力データピンＤＯ０が“０”となるアドレスピンＡＤＲ０〜ＡＤＲ６の信号値を探し出す必要がある。この処理は、アドレスピンの数が増えるほど、ＡＴＰＧには大きな負担となる。

そこで、ＲＯＭ混在ＬＳＩについては、ＲＯＭを縮退故障あるいはディレイ故障の対象外として扱うテストパターンを生成するという方法が使用されることもある。しかし、この場合は、ＲＯＭのピンの縮退故障や、ＲＯＭを通過するパスのディレイ故障を検出することができないことになる。

そこで、また、ＲＯＭ混在ＬＳＩについては、ＲＯＭをＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用してなる組合せ回路に置き換えて、ＡＴＰＧでテストパターンを自動生成する方法が使用されることもある。この手法では、ＡＴＰＧで生成したテストパターンの検証（validation）は、オリジナルのネットリストで行われる。

図７はＲＯＭを組合せ回路に置き換えてＡＴＰＧでＲＯＭ混在ＬＳＩのテストパターンを自動生成する従来方法を示すフローチャートである。本例では、まず、ＲＯＭを真理値表で示すＲＯＭ混載ＬＳＩのゲートレベルのネットリスト１を元に、ＣＰＵおよびレイアウト・プログラムによりレイアウト処理を行い、ディレイ情報２を作成する（ステップＰ１）。

次に、ネットリスト１を入力し、ＣＰＵおよびＡＴＰＧにより、真理値表で示されているＲＯＭをＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用してなる組合せ回路に置き換えて、ネットリスト１をＡＴＰＧ用のゲートレベルのネットリスト３に変換する（ステップＰ２）。次に、ＡＴＰＧ用のネットリスト３を元に、ＣＰＵおよびＡＴＰＧにより、入出力ピンの信号値のみからなるテストパターン４を生成する（ステップＰ３）。

次に、入出力ピンの信号値のみからなるテストパターン４およびタイミング定義ファイル５を元に、ＣＰＵおよびＡＴＰＧにより、入出力ピンの信号値およびタイミング記述のあるテストパターン６を生成する（ステップＰ４）。次に、ネットリスト１およびディレイ情報２を元に、ＣＰＵおよびテストパターン検証プログラムにより、テストパターン６の検証を行う（ステップＰ５）。

図８は図７に示す従来のテストパターン自動生成方法の利点を説明するための図であり、（Ａ）はネットリスト１が示すＲＯＭ混在ＬＳＩの一部分を示し、（Ｂ）はＡＴＰＧ用のネットリスト３が示すＲＯＭ混在ＬＳＩの一部分を示している。図８中、１１はＲＯＭ混在ＬＳＩ、１２はＲＯＭ、１３、１４、１５はＡＮＤゲート、１６、１７はスキャン・フリップフロップであり、ＲＯＭ１２は、ネットリスト１では真理値表で示され、ＡＴＰＧ用のネットリスト３では、ＡＮＤゲート１４、１５を含む組合せ回路で示される。

図７に示す従来のテストパターン自動生成方法によれば、ＲＯＭ１２は、ＡＴＰＧ用のネットリスト３では、組合せ回路で示されるので、ＡＮＤゲート１３の出力ピンとＲＯＭ１２のアドレスピンとの間のネットの縮退故障検出用のテストパターンや、スキャン・フリップフロップ１６、１７間のディレイ故障検出用のテストパターンの自動生成が可能である。
特開平０３−０２９８６８号公報

ところで、ＡＴＰＧが作成したテストパターン６をオリジナルのネットリスト１で検証する場合、ＲＯＭの真理値表を使用してその出力信号を決定しているが、ＲＯＭについては、アドレスピンのいずれか１ピンの信号値が不定値（“０”とも“１”とも言えない状態）になれば、全出力データピンの信号値が不定値にならなければならないという条件がある。

ここで、たとえば、図６に示すＲＯＭがＲＯＭ混在ＬＳＩに搭載されている場合、出力データピンＤＯ０〜ＤＯ７の各々の信号の全てがアドレスピンＡＤＲ０〜ＡＤＲ６の７本の全ての信号の影響を受けているとは限らない。たとえば、出力データピンＤＯ０の信号値が、アドレスピンＡＤＲ０の信号値が“０”の場合でも“１”の場合でも、同じ信号値であれば、出力データピンＤＯ０の信号値には、アドレスピンＡＤＲ０は関与していないことになる。

このような場合、図６に示すＲＯＭを組合せ回路に置き換えた後のＡＴＰＧ用のネットリスト３においては、出力データピンＤＯ０の入力ツリーにはアドレスピンＡＤＲ０は含まれないことになる。したがって、アドレスピンＡＤＲ０の信号値が不定値になっても、ＡＴＰＧでは出力データピンＤＯ０に“０”あるいは“１”が出力されることを前提にテストパターンが生成されてしまう。

このように、図７に示す従来のテストパターン自動生成方法においては、ＡＴＰＧにより生成されるテストパターン６がオリジナルのネットリスト１を使用したテストパターン検証条件を満たさない場合が発生し、テストパターン検証工程（ステップＰ５）においてストローブエラーが発生してしまう場合があるという問題点があった。

本発明は、かかる点に鑑み、ゲートレベルのネットリストを扱うテストパターン自動生成ツールを使用してＲＯＭ混在ＬＳＩのテストパターンを生成する場合であっても、生成されるテストパターンがオリジナルのネットリストを使用したテストパターン検証条件を満たすようにし、オリジナルのネットリストを使用したテストパターン検証工程においてストローブエラーが発生しないようにすることができるテストパターン自動生成方法およびテストパターン自動生成プログラムを提供することを目的とする。

本発明のテストパターン自動生成方法は、ＣＰＵにより、ＲＯＭを真理値表で示すＲＯＭ混在ＬＳＩのゲートレベルの第１のネットリストをゲートレベルのネットリストを扱うテストパターン自動生成ツール用の第２のネットリストに変換するネットリスト変換工程と、前記第２のネットリストおよびタイミング定義ファイルを元に、前記ＣＰＵおよび前記テストパターン自動生成ツールにより、前記ＲＯＭ混在ＬＳＩのテストパターンを生成するテストパターン生成工程を含むテストパターン自動生成方法であって、前記ネットリスト変換工程は、前記ＲＯＭを、前記真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換える工程を含むものである。

本発明のテストパターン自動生成プログラムは、コンピュータに、ＲＯＭを真理値表で示すＲＯＭ混在ＬＳＩのゲートレベルの第１のネットリストをゲートレベルのネットリストを扱うテストパターン自動生成ツール用の第２のネットリストに変換するネットリスト変換工程と、前記第２のネットリストおよびタイミング定義ファイルを元に、前記テストパターン自動生成ツールを使用して、前記ＲＯＭ混在ＬＳＩのテストパターンを生成するテストパターン生成工程を実行させるプログラムを含むテストパターン自動生成プログラムであって、前記ネットリスト変換工程は、前記ＲＯＭを、前記真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換える工程を含むものである。

本発明によれば、ネットリスト変換工程において、ＲＯＭは、その真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換えられる。したがって、ゲートレベルのネットリストを扱うテストパターン自動生成ツールを使用してＲＯＭ混在ＬＳＩのテストパターンを生成する場合であっても、生成されるテストパターンがオリジナルの第１のネットリストを使用したテストパターン検証条件を満たすようにし、オリジナルの第１のネットリストを使用したテストパターン検証工程においてストローブエラーが発生しないようにすることができる。

図１は本発明のテストパターン自動生成方法の一実施形態を示すフローチャートであり、本発明のテストパターン自動生成方法の一実施形態は、コンピュータを使用して実行されるものである。本発明のテストパターン自動生成方法の一実施形態では、まず、ＲＯＭを真理値表で示すＲＯＭ混載ＬＳＩのゲートレベルのネットリスト２１を元に、ＣＰＵおよびレイアウト・プログラムによりレイアウト処理を行い、ディレイ情報２２を作成する（ステップＳ１）。

次に、ネットリスト２１を入力して、ＣＰＵおよびＡＴＰＧ中の従来のネットリスト変換プログラムを改良したネットリスト変換処理プログラムにより、ＲＯＭ混在ＬＳＩ中のＲＯＭを、このＲＯＭの真理値表を満足させるように、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用して構成される組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換えることにより、ネットリスト２１をＡＴＰＧ用のネットリスト２３に変換する（ステップＳ２）。

このように、本発明のテストパターン自動生成方法の一実施形態で使用するＡＴＰＧは、ネットリスト変換プログラムとして、ＲＯＭ混在ＬＳＩ中のＲＯＭを、このＲＯＭの真理値表を満足させるように、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用して構成される組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換えることにより、ネットリスト２１をＡＴＰＧ用のネットリスト２３に変換するネットリスト変換プログラムを有するものである。

次に、ＡＴＰＧ用のネットリスト２３を元に、ＣＰＵおよびＡＴＰＧにより、入出力ピンの信号値のみからなるテストパターン２４を生成する（ステップＳ３）。次に、入出力ピンの信号値のみからなるテストパターン２４およびタイミング定義ファイル２５を元に、ＣＰＵおよびＡＴＰＧにより、入出力ピンの信号値およびタイミング記述のあるテストパターン２６を生成する（ステップＳ４）。次に、オリジナルのネットリスト２１およびディレイ情報２２を元に、ＣＰＵおよびテストパターン検証プログラムにより、テストパターン２６の検証を行う（ステップＳ５）。

ここで、ネットリスト変換工程（ステップＳ２）で生成する不定値発生回路は、ＲＯＭのアドレスピンと出力データピンとの間に設けられ、たとえば、アドレスピンと同数の入力端子を有し、アドレスピンの信号値を並列入力する１段目の排他的論理和ゲート（以下、ＸＯＲゲートという）と、第１、第２の入力端子を１段目のＸＯＲゲートの出力端子に接続した２入力の２段目のＸＯＲゲートと、ＲＯＭの真理値表を満足する組合せ回路の各出力端子に対応して設けられ、第１の入力端子を２段目のＸＯＲゲートの出力端子に接続し、第２の入力端子をＲＯＭの真理値表を満足する組合せ回路の対応する出力端子に接続した２入力の３段目の排他的論理和ゲートで構成される。

図２は不定値発生回路の構成例を説明するための図であり、（Ａ）はネットリスト２１が示すＲＯＭ混在ＬＳＩの一部分を示し、（Ｂ）はＡＴＰＧ用のネットリスト２３が示すＲＯＭ混在ＬＳＩ中の不定値発生回路付きＲＯＭを示している。図２中、３１はＲＯＭ混在ＬＳＩ、３２はＲＯＭ、ＡＤＲ０〜ＡＤＲ２はＲＯＭ３２のアドレスピン、ＤＯ０〜ＤＯ２はＲＯＭ３２の出力データピン、３３はＲＯＭ３２を置き換えてなる不定値発生回路付きＲＯＭであり、ＲＯＭ３２に不定値発生回路３４を付加したものである。なお、ＲＯＭ３２は、ネットリスト２１では真理値表で示され、ＡＴＰＧ用のネットリスト２３では、ＡＮＤゲート３５、３６等を含み、ＲＯＭ３２の真理値表を満足する組合せ回路で示される。

図２の例では、不定値発生回路３４は、アドレスピンＡＤＲ０〜ＡＤＲ２と出力データピンＤＯ０〜ＤＯ２との間に設けられ、３入力のＸＯＲゲート３７と、２入力のＸＯＲゲート３８〜４１で構成されている。ＸＯＲゲート３７は、第１の入力端子ａをアドレスピンＡＤＲ０に接続し、第２の入力端子ｂをアドレスピンＡＤＲ１に接続し、第３の入力端子ｃをアドレスピンＡＤＲ２に接続している。２段目のＸＯＲゲート３８は、第１の入力端子ａおよび第２の入力端子ｂをＸＯＲゲート３７の出力端子ｗに接続している。

ＸＯＲゲート３９は、第１の入力端子ａをＸＯＲゲート３８の出力端子ｗに接続し、第２の入力端子ｂをＲＯＭ３２の出力端子４２−０に接続し、出力端子ｗを出力データピンＤＯ０に接続している。ＸＯＲゲート４０は、第１の入力端子ａをＸＯＲゲート３８の出力端子ｗに接続し、第２の入力端子ｂをＲＯＭ３２の出力端子４２−１に接続し、出力端子ｗを出力データピンＤＯ１に接続している。ＸＯＲゲート４１は、第１の入力端子ａをＸＯＲゲート３８の出力端子ｗに接続し、第２の入力端子ｂをＲＯＭ３２の出力端子４２−２に接続し、出力端子ｗを出力データピンＤＯ２に接続している。

図３は不定値発生回路３４の動作を説明するための図であり、（Ａ）は１段目のＸＯＲゲート３７の真理値表、（Ｂ）は２段目、３段目のＸＯＲゲート３８〜４１の真理値表を示している。なお、Ｘは不定値、Ｚはハイ・インピーダンス状態を示している。ここで、アドレスピンＡＤＲ０、ＡＤＲ１、ＡＤＲ２の信号値が“０００”又は“１１１”の場合には、１段目のＸＯＲゲート３７の出力値＝“０”、２段目のＸＯＲゲート３８の出力値＝“０”となり、３段目のＸＯＲゲート３９、４０、４１は、ＲＯＭ３２の出力端子４２−０、４２−１、４２−２に出力される信号に対してバッファとして機能する。

また、アドレスピンＡＤＲ０、ＡＤＲ１、ＡＤＲ２の信号値が“０００”又は“１１１”以外の確定値の場合には、１段目のＸＯＲゲート３７の出力値＝“１”、２段目のＸＯＲゲート３８の出力値＝“０”となり、３段目のＸＯＲゲート３９、４０、４１は、ＲＯＭ３２の出力端子４２−０、４２−１、４２−２に出力される信号に対してバッファとして機能する。

これに対して、アドレスピンＡＤＲ０、ＡＤＲ１、ＡＤＲ２の信号値のいずれかが不定値Ｘの場合には、１段目のＸＯＲゲート３７の出力値＝不定値Ｘ、２段目のＸＯＲゲート３８の出力値＝不定値Ｘとなり、３段目のＸＯＲゲート３９、４０、４１の出力値は全て不定値Ｘとなる。したがって、ゲートレベルのネットリストを扱うテストパターン自動生成ツールであるＡＴＰＧを使用してＲＯＭ混在ＬＳＩのテストパターン２６を生成する場合であっても、生成されるテストパターン２６は、オリジナルのネットリスト２１を使用したテストパターン検証条件を満足することになる。

図４は本発明のテストパターン自動生成方法の一実施形態を実施するためのコンピュータを示す図である。図４中、５１はＣＰＵ、５２はＣＰＵ５１が演算に使用するメモリ、５３は入力装置、５４は表示装置、５５は外部メモリであり、外部メモリ５５は、本発明のテストパターン自動生成方法の一実施形態を実行する本発明のテストパターン自動生成プログラムの一実施形態を構成するレイアウト・プログラム５６、ネットリスト変換プログラム５７、テストパターン生成プログラム５８、５９およびテストパターン検証プログラム６０の格納や、ネットリスト２１、ディレイ情報２２、ＡＴＰＧ用のネットリスト２３、テストパターン２４、タイミング定義ファイル２５、およびテストパターン２６の格納などに利用される。

なお、レイアウト・プログラム５６は、ＣＰＵ５１をレイアウト処理手段として機能させてステップＳ１を実行させるためのものである。ネットリスト変換プログラム５７は、ＣＰＵ５１をネットリスト変換手段として機能させてステップＳ２を実行させるためのものである。テストパターン生成プログラム５８は、ＣＰＵ５１をテストパターン生成手段として機能させてステップＳ３を実行させるためのものである。テストパターン生成プログラム５９は、ＣＰＵ５１をテストパターン生成手段として機能させてステップＳ４を実行させるためのものである。テストパターン検証プログラム６０は、ＣＰＵ５１をテストパターン検証手段として機能させてステップＳ５を実行させるためのものである。

以上のように、本発明のテストパターン生成方法の一実施形態によれば、ＡＴＰＧは、ＲＯＭ混在ＬＳＩ中のＲＯＭを、このＲＯＭの真理値表を満足させるように、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用して構成される組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換えることにより、ネットリスト２１をＡＴＰＧ用のネットリスト２３に変換する（ステップＳ２）。

したがって、ゲートレベルのネットリストを扱うテストパターン自動生成ツールであるＡＴＰＧを使用してテストパターン２６を生成する場合であっても、生成されるテストパターン２６がオリジナルのネットリスト２１を使用したテストパターン検証条件を満たすようにし、オリジナルのネットリスト２１を使用したテストパターン検証工程においてストローブエラーが発生しないようにすることができる。

本発明のテストパターン自動生成方法の一実施形態を示すフローチャートである。本発明のテストパターン自動生成方法の一実施形態のネットリスト変換工程で生成する不定値発生回路の構成例を説明するための図である。本発明のテストパターン自動生成方法の一実施形態で生成する不定値発生回路の動作を説明するための図である。本発明のテストパターン自動生成方法の一実施形態を実施するためのコンピュータを示す図である。ＡＮＤゲートの一例を示す図である。ＲＯＭの一例を示す図である。ＲＯＭを組合せ回路に置き換えてＡＴＰＧでＲＯＭ混在ＬＳＩのテストパターンを自動生成する従来方法を示すフローチャートである。図７に示す従来のテストパターン自動生成方法の利点を説明するための図である。

符号の説明

１…ネットリスト
２…ディレイ情報
３…ＡＴＰＧ用のネットリスト
４…テストパターン
５…タイミング定義ファイル
６…テストパターン
１１…ＲＯＭ混在ＬＳＩ
１２…ＲＯＭ
１３、１４、１５…ＡＮＤゲート
１６、１７…スキャン・フリップフロップ
２１…ネットリスト
２２…ディレイ情報
２３…ＡＴＰＧ用のネットリスト
２４…テストパターン
２５…タイミング定義ファイル
２６…テストパターン
３１…ＲＯＭ混在ＬＳＩ
３２…ＲＯＭ
３３…不定値発生回路付きＲＯＭ
３４…不定値発生回路
３５、３６…ＡＮＤゲート
３７〜４１…排他的論理和ゲート（ＸＯＲゲート）
５１…ＣＰＵ
５２…メモリ
５３…入力装置
５４…表示装置
５５…外部メモリ
５６…レイアウト・プログラム
５７…ネットリスト変換プログラム
５８、５９…テストパターン生成プログラム
６０…テストパターン検証プログラム

Claims

ＣＰＵにより、ＲＯＭを真理値表で示すＲＯＭ混在ＬＳＩのゲートレベルの第１のネットリストをゲートレベルのネットリストを扱うテストパターン自動生成ツール用の第２のネットリストに変換するネットリスト変換工程と、
前記第２のネットリストおよびタイミング定義ファイルを元に、前記ＣＰＵおよび前記テストパターン自動生成ツールにより、前記ＲＯＭ混在ＬＳＩのテストパターンを生成するテストパターン生成工程を含むテストパターン自動生成方法であって、
前記ネットリスト変換工程は、前記ＲＯＭを、前記真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換える工程を含み、
前記不定値発生回路は、
前記アドレスピンと同数の入力端子を有し、前記アドレスピンの信号値を並列入力する１段目の排他的論理和ゲートと、
第１、第２の入力端子を前記１段目の排他的論理和ゲートの出力端子に接続した２入力の２段目の排他的論理和ゲートと、
前記組合せ回路の各出力端子に対応して設けられ、第１の入力端子を前記２段目の排他的論理和ゲートの出力端子に接続し、第２の入力端子を前記組合せ回路の対応する出力端子に接続した２入力の３段目の排他的論理和ゲートを備えること
を特徴とするテストパターン自動生成方法。
コンピュータに、ＲＯＭを真理値表で示すＲＯＭ混在ＬＳＩのゲートレベルの第１のネットリストをゲートレベルのネットリストを扱うテストパターン自動生成ツール用の第２のネットリストに変換するネットリスト変換工程と、前記第２のネットリストおよびタイミング定義ファイルを元に、前記テストパターン自動生成ツールを使用して、前記ＲＯＭ混在ＬＳＩのテストパターンを生成するテストパターン生成工程を実行させるプログラムを含むテストパターン自動生成プログラムであって、
前記ネットリスト変換工程は、前記ＲＯＭを、前記真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換える工程を含み、
前記不定値発生回路は、
前記アドレスピンと同数の入力端子を有し、前記アドレスピンの信号値を並列入力する１段目の排他的論理和ゲートと、
第１、第２の入力端子を前記１段目の排他的論理和ゲートの出力端子に接続した２入力の２段目の排他的論理和ゲートと、
前記組合せ回路の各出力端子に対応して設けられ、第１の入力端子を前記２段目の排他的論理和ゲートの出力端子に接続し、第２の入力端子を前記組合せ回路の対応する出力端子に接続した２入力の３段目の排他的論理和ゲートを備えること
を特徴とするテストパターン自動生成プログラム。