JPH09281198A - 半導体装置の試験装置及び期待値パターン生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 ２値多入力形態の入力パターンに対して多値
１出力形態の出力パターンを出力するデコーダに対する
テスティングを、従来のテスタの構成を踏襲したまま
で、簡単に行なえるようにする。 【解決手段】 ２値２入力形式で、かつ３値１出力のデ
コーダの良否判定に使用される期待値パターンを生成す
る回路１に適用した場合において、期待値パターンＰｅ
１及びＰｅ２の基になる基準パターンＰ１及びＰ２を出
力する基準パターン生成回路２と、該基準パターン生成
回路２からの基準パターンＰ１及びＰ２をそのまま期待
値パターンＰｅ１及びＰｅ２として第１及び第２の外部
出力端子φ１及びφ２を通じて出力するか、あるいは第
１及び第２の外部出力端子φ１及びφ２の出力を高イン
ピーダンス状態とするかを選択する選択回路３とを設け
て構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、予め作成された入
力パターンを実デバイスに印加することにより該実デバ
イスから出力される出力パターンと予め作成された期待
値パターンとを比較して半導体装置の良否を判定する半
導体装置用試験装置と、該試験装置にて使用される上記
期待値パターンを生成する期待値パターン生成回路に関
する。

【０００２】

【従来の技術】一般に、ＬＳＩの製造工程における特性
チェック工程においては、テスタを用いてＬＳＩの特性
チェックが行なわれる。このテスタを用いたＬＳＩのテ
スト方法としては種々の方法が提案され、実用化されて
いるが、例えばストアードパターン法は、予め作成した
入力パターンとその期待値パターンをテスタのパターン
メモリに格納しておく。そして、その後のテスト時にパ
ターンメモリ内に格納してある入力パターンを被測定Ｌ
ＳＩに印加し、その際にＬＳＩから出力される出力パタ
ーンと上記パターンメモリ内の期待値パターンとを比較
して、ＬＳＩの良否の判定を行なう方法である。

【０００３】上記期待値パターンは、特性チェック工程
の前工程であるテストプログラム設計工程において、期
待値パターン生成回路にて作成される。従来の期待値パ
ターン生成回路は、実デバイスからの２値１出力形態の
出力パターンに対応した期待値パターンを作成する場合
がほとんどである。

【０００４】例えば、高レベル信号を実デバイスに印加
した場合に、該実デバイスから高レベル信号が出力さ
れ、低レベル信号を実デバイスに印加した場合に、該実
デバイスから低レベル信号が出力される態様において
は、上記期待値パターンとしては、例えば入力パターン
が論理「０」に対して「０」、入力パターンが論理
「１」に対して「１」が設定される。

【０００５】

【発明が解決しようとする課題】このように、上記従来
の期待値パターン生成回路は、実デバイスからの２値１
出力形態の出力パターンにしか対応できないようになっ
ているため、例えば２値２入力形態の入力パターンに対
して３値１出力形態の出力パターンを出力する実デバイ
ス（例えばデコーダ等）に対してのテストを行なうこと
はできなかった。

【０００６】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、２値多入力形態の入力
パターンに対して多値１出力形態の出力パターンを出力
する半導体装置（例えばデコーダ等）に対する特性チェ
ックを、従来のテスタの構成を踏襲したままで、簡単に
行なうことができる半導体装置の試験装置を提供するこ
とにある。

【０００７】また、本発明の他の目的は、実デバイスか
ら出力される多値１出力形態の出力パターンに対応した
期待値パターンを作成することができる期待値パターン
生成回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明に係る半導体装置
の試験装置は、予め作成された入力パターンを実デバイ
スに印加することにより該実デバイスから出力される出
力パターンと予め作成された期待値パターンとを比較し
て半導体装置の良否を判定する半導体装置用試験装置に
おいて、上記入力パターンが２値多入力形態で、かつ、
上記出力パターンが多値１出力形態を有し、上記期待値
パターンは、上記入力パターンを正規の実デバイスに入
力した場合に、該実デバイスから出力される上記出力パ
ターンの属性と１対１で対応する属性を有することを特
徴とする。

【０００９】これにより、予め作成された２値多入力形
態の入力パターンを実デバイスに印加することにより該
実デバイスから出力される出力パターンと、予め作成さ
れた期待値パターンとが比較されて上記実デバイスの良
否が判定されることになる。

【００１０】この場合、上記期待値パターンは、上記入
力パターンを正規の実デバイスに入力した場合に、該実
デバイスから出力される上記出力パターンの属性と１対
１で対応する属性を有することから、実デバイスが不良
である場合、その１対１の対応関係がくずれるため、容
易に実デバイスの良否を判定することができる。

【００１１】ところで、入力パターンの少なくとも１つ
に不定があった場合、正規の実デバイスからは当然に不
定が出力されることになる。この場合、期待値パターン
も不定となっていれば、出力パターンと期待値パターン
との関係が１対１となるが、本発明では、上記入力パタ
ーンの少なくとも１つが不定である場合、上記期待値パ
ターンはすべて不定とされるため、出力パターンと期待
値パターンとの関係は、出力パターンが不定であっても
１対１の関係は維持されることとなる。従って、不定状
態を実デバイスに印加した場合でも当該実デバイスの良
否判定を行なうことが可能となる。

【００１２】次に、本発明に係る期待値パターン生成回
路においては、２値多入力形態の入力パターン信号を正
規の実デバイスに入力した場合に該実デバイスから出力
される多値１出力形態の出力パターン信号の属性と１対
１で対応する属性の期待値パターン信号を出力するよう
に構成する。

【００１３】これにより、上記期待値パターンは、上記
出力パターンの属性と１対１で対応する属性を有するこ
とから、実デバイスが不良である場合、その１対１の対
応関係がくずれるため、容易に実デバイスの良否を判定
することができる。

【００１４】従って、この本発明に係る期待値パターン
生成回路をテスタに組み込むことにより、２値多入力形
態の入力パターンに対して多値１出力形態の出力パター
ンを出力する半導体装置（例えばデコーダ等）に対する
特性チェックを容易に行なうことができる。

【００１５】

【発明の実施の形態】以下、本発明に係る半導体装置の
試験装置をデコーダの特性チェックを行なうためのテス
タに適用した実施の形態例（以下、単に実施の形態に係
るテスタと記す）を図１〜図６を参照しながら説明する
が、この実施の形態に係るテスタの具体的な説明に入る
前に、ＬＳＩの製造工程について図１及び図２を参照し
ながら簡単に説明する。

【００１６】ＬＳＩの製造工程は、図１に示すように、
大別して、回路検討（Ｓ１），レイアウト設計・検
証（Ｓ２），マスク製作（Ｓ３），ウェーハ工程
（Ｓ４），テストプログラム設計（Ｓ５），特性チ
ェック工程（Ｓ６），組立工程（Ｓ７），最終試験
（Ｓ８），出荷（Ｓ９）の９工程に分類することがで
きる。

【００１７】また、回路検討（Ｓ１）は、更に機能設
計・検証（Ｓ１０１），論理設計・検証（Ｓ１０２），
デバイスプロセス設計（Ｓ１０３）及び回路設計・検証
（Ｓ１０４）の４つに分類される。

【００１８】上記機能設計・検証（Ｓ１０１）では、シ
ステム仕様をもとにＬＳＩの内部機能仕様を作成し、こ
の内部機能仕様に基づいてＬＳＩの内部アーキテクチャ
の設計し、ＬＳＩの動作設計を行なう。機能設計を進め
るにあたっては、動作記述言語で記述し、機能シミュレ
ータを用いて検証を行いながら進める。上記機能設計に
より、機能ブロック図と各ブロック内の機能定義、動作
記述（機能記述）、状態遷移図、タイミングチャート、
マイクロ命令コード、レジスタ類の定義、バスアーキテ
クチャ、レジスタトランスファレベルの記述などの詳細
が決定されて機能設計データが作成される。

【００１９】論理設計・検証（Ｓ１０２）では、上記機
能設計データに基づき、ＮＯＲ，ＮＡＮＤ，ＯＲ，ＡＮ
Ｄ，インバータ（ＮＯＴ）などの論理ゲートや、フリッ
プフロップ、複合論理ゲートなど、論理セルライブラリ
のメニューを用いた論理回路へと具体化する。出来上が
った論理回路が正しいか否かを検証するために、構造記
述言語で論理回路を記述し、論理シミュレータを用いて
シミュレーションにより検証を行なう。

【００２０】デバイスプロセス設計（Ｓ１０３）では、
システム仕様を満たす必要なデバイス技術とプロセス技
術を決める。例えば、最初に集積度や性能を考慮して、
ＣＭＯＳ，ＮＭＯＳ，バイポーラ，ＧａＡｓなどのデバ
イス技術の中からどれを採用し、どの程度の微細加工技
術を採用するかを決める。そして、トランジスタ構造や
配線構造などのデバイス構造を設計し、それに必要な製
造プロセス技術の設計を行なう。

【００２１】デバイスプロセス設計（Ｓ１０３）では、
プロセスシミュレータやデバイスシミュレータを用い
て、シミュレーションを行い、トランジスタの性能が希
望するものになっているかを予測する。通常は、この後
にプロセスやデバイスが予測どおりになっているかどう
かを調べるためにＴＥＧ（test element group）と呼ば
れる実験用デバイスを設計して、実際に試作と評価を行
なって検証や改良のためのフィードバックを行なう。

【００２２】回路設計・検証（Ｓ１０４）では、上記論
理設計工程（Ｓ１０２）で作られた論理回路図を、選択
したデバイス技術のトランジスタ回路のレベルにまで具
体化した設計を行なう。論理回路図をトランジスタ回路
図に変換し、各トランジスタ素子の回路定数を性能仕様
を満たすように決める。

【００２３】その後、タイミングシミュレータを用いた
シミュレーションにより、概略のタイミングを検証し、
回路シミュレータを用いたシミュレーションにより、よ
り詳細なＡＣ特性やＤＣ特性、それに動作余裕（電源変
動余裕、温度変動余裕、タイミング余裕、クリティカル
パス余裕、出力駆動能力余裕）などの検証を行なう。

【００２４】次に、レイアウト設計・検証（Ｓ２）にお
いて、ＬＳＩの製造に用いられるマスクのパターンレイ
アウトが設計される。次に、マスク製作工程（Ｓ３）に
おいて、上記レイアウト設計・検証（Ｓ２）にて作成さ
れたマスクパターンからマスクが製作される。次に、ウ
ェーハ工程（Ｓ４）において、上記マスク製作工程（Ｓ
３）にて製作されたマスクを用いて上記回路検討（Ｓ
１）におけるデバイスプロセス設計（Ｓ１０３）に基づ
いて半導体チップが製造される。

【００２５】次に、テストプログラム設計工程（Ｓ５）
において、製造後のＬＳＩが、システム仕様どおりの機
能、性能を満たすか否かを調べるためのテストプログラ
ムを設計する。ここでは、最初に、ＩＣ仕様書に基づい
て設計したＬＳＩの回路図をコンピュータに入力し（図
２のステップＳ５０１参照）、この論理設計されたＬＳ
Ｉがテスト可能になっているかどうかのテスタビリティ
の解析を行なう。テストが困難な場合は、機能設計・検
証（Ｓ１０１）又は論理設計・検証（Ｓ１０２）にフィ
ードバックして修正する。上記回路図の入力段階で、期
待値パターン生成回路の組み込みも行なわれる。

【００２６】その後、入力のテストパターンと出力の期
待値ベクトルからなる期待値パターンを生成するテスト
プログラム設計を行なう。その後、出来上がったテスト
プログラムにより、ＬＳＩの故障が期待どおりに検出で
きるかどうかを故障シミュレーションによりシミュレー
ションしてテストプログラムの検証を行なう（図２のス
テップＳ５０２参照）。ここでは、コンピュータ上で、
ＬＳＩを動作させるために必要なパルスをテストプログ
ラムにより発生させてＬＳＩ（回路図の段階）に入力
し、期待する結果になるか否かを確認する。なお、故障
の検出率が低い場合は、テストプログラムの修正設計を
行なう。

【００２７】その後、テスタで使う期待値パターンを期
待値パターン生成回路によって作成する（図２のステッ
プＳ５０３参照）。ストアードパターン法においては、
入力パターンに対応する期待値パターンの組み合せをメ
モリに登録するという処理が行なわれる。

【００２８】次の特性チェック工程（Ｓ６）並びに組立
工程（Ｓ７）後の最終試験（Ｓ８）において、上記テス
トプログラム設計（Ｓ５）で完成させたテストプログラ
ムを用いて、上記製造したＬＳＩのテストを行なう。こ
のテストには、例えば良品か不良品かを選別するＧＯ／
ＮＯ ＧＯテスト、故障箇所をつきとめるための故障診
断テスト、性能を評価するテストなどがある。

【００２９】上記特性チェック工程（Ｓ６）が終了した
段階で組立工程（Ｓ７）に入るが、ここではその詳細説
明を省略する。なお、以下の説明では特性チェック工程
及び最終試験を総称してテスティングと記す。

【００３０】次に、本実施の形態に係るテスタで使う期
待値パターンを生成する期待値パターン生成回路を、２
値２入力形式で、かつ３値１出力のデコーダの良否判定
に使用される期待値パターンを生成する回路に適用した
場合について図３〜図６を参照しながら説明する。

【００３１】この期待値パターン生成回路１は、図３に
示すように、期待値パターンＰｅ１及びＰｅ２の基にな
る基準パターンＰ１及びＰ２を出力する基準パターン生
成回路２と、該基準パターン生成回路２からの基準パタ
ーンＰ１及びＰ２をそのまま期待値パターンＰｅ１及び
Ｐｅ２として第１及び第２の外部出力端子φ１及びφ２
を通じて出力するか、あるいは第１及び第２の外部出力
端子φ１及びφ２の出力を高インピーダンス状態とする
かを選択する選択回路３とを有して構成されている。

【００３２】上記基準パターン生成回路２は、内部にテ
ストプログラムが組み込まれたＩＣブロック４から出力
される２値２入力形態の入力パターンＰｉ１及びＰｉ２
が供給される第１及び第２の入力端子Ｖ及びＳＧと、生
成された基準パターンＰ１及びＰ２が出力される第１及
び第２の出力端子ＯＶ及びＯＳＧと、選択回路３に供給
するための選択信号Ｐｓを出力する選択信号出力端子Ｓ
とを有する。

【００３３】図４に本実施の形態に係る期待値パターン
生成回路１の入出力形態と入力パターンＰｉ１及びＰｉ
２に対するデコーダＤＵＴの出力形態を真理値表として
示す。

【００３４】ここで、被測定ＬＳＩであるデコーダＤＵ
Ｔの入出力形態は、例えば入力パターンが論理的に
（Ｖ，ＳＧ）＝（０，０）のとき例えば低レベル信号Ｖ
Ｌであり、入力パターンが（０，１）のとき高インピー
ダンス状態Ｚであり、入力パターンが（１，１）のとき
高レベル信号ＶＨであり、入力パターンが（１，０）の
とき中レベル信号ＶＭである。即ち、このデコーダＤＵ
Ｔは、入力パターン（０，０），（１，１），（１，
０）に対してそれぞれ低レベル信号ＶＬ，高レベル信号
ＶＨ，中レベル信号ＶＭを出力する回路である。

【００３５】また、入力パターンに１つでも不定Ｘがあ
った場合、デコーダＤＵＴからの出力は当然に不定Ｘと
なる。

【００３６】次に、期待値パターン生成回路１の入出力
形態をみると、まず、入力パターンＰｉ１及びＰｉ２が
確定している場合の期待値パターン生成回路１の入出力
形態は、入力パターンが論理的に（Ｖ，ＳＧ）＝（０，
０）のとき、基準パターンは論理的に（ＯＶ，ＯＳＧ）
＝（０，Ｘ）（Ｘ：不定）であって、期待値パターンは
論理的に（φ１，φ２）＝（０，Ｘ）であり、入力パタ
ーンが（０，１）のとき、基準パターンは（０，１）で
あって、期待値パターンは（Ｚ，Ｚ）（Ｚ：高インピー
ダンス状態）であり、入力パターンが（１，１）のと
き、基準パターンは（Ｘ，１）であって、期待値パター
ンは（Ｘ，１）であり、入力パターンが（１，０）のと
き、基準パターンは（１，０）であって、期待値パター
ンは（１，０）である。

【００３７】そして、入力パターンに１つでも不定
「Ｘ」があった場合、基準パターン並びに期待値パター
ンは共に（Ｘ，Ｘ）である。

【００３８】つまり、図３の真理値表から本実施の形態
に係る期待値パターン生成回路１の要点をまとめると、
以下の通りである。

【００３９】(1) ２入力（Ｖ，ＳＧ）のどちらか一方に
「Ｘ」が現れた場合、出力（φ１，φ２）は両方とも
「Ｘ」になる。このとき、ＤＵＴ出力は「Ｘ」である。 (2) ２入力（Ｖ，ＳＧ）＝（０，１）のとき、出力（φ
１，φ２）は両方とも「Ｚ」になる。このとき、ＤＵＴ
出力は「Ｚ」である。 (3) ２入力（Ｖ，ＳＧ）＝（０，０）のとき、出力φ２
は「Ｘ」になる。このとき、ＤＵＴ出力は低レベルＶＬ
である。 (4) ２入力（Ｖ，ＳＧ）＝（１，１）のとき、出力φ１
は「Ｘ」になる。このとき、ＤＵＴ出力は高レベルＶＨ
である。 (5) ２入力（Ｖ，ＳＧ）＝（１，０）のとき、出力（φ
１，φ２）＝（１，０）になる。このとき、ＤＵＴ出力
は中レベルＶＭである。

【００４０】上記要点から、デコーダＤＵＴの出力値
と、本実施の形態に係る期待値パターン生成回路１によ
り生成される期待値が１対１で対応していることがわか
る。

【００４１】そして、テスタでテスティングを行なう場
合は、入力パターンＰｉ１及びＰｉ２をデコーダＤＵＴ
に印加し、このとき出力される出力値と本実施の形態に
係る期待値パターン生成回路１からの期待値とを比較す
ることで、良否の判定が容易に行なわれることとなる。

【００４２】次に、上記入出力形態を実現することがで
きる期待値パターン生成回路１、特に基準パターン生成
回路２の具体的回路構成例を図４を参照しながら説明す
る。

【００４３】この基準パターン生成回路２は、不定状態
を発生する不定発生回路１１と、第１及び第２の入力端
子Ｖ及びＳＧを通じて供給される入力パターンＰｉ１及
びＰｉ２に対して所定の論理演算を行なう論理演算回路
１２と、上記入力パターンＰｉ１及びＰｉ２の少なくと
も１つが不定Ｘである場合であって上記論理演算回路１
２の出力が不定Ｘでないとき、上記不定発生回路１１か
らの出力（不定Ｘ）を選択するスイッチング回路１３
と、上記入力パターンＰｉ１及びＰｉ２が所定の属性の
ときに、高レベルの選択信号Ｐｓを出力する選択信号出
力回路１４とを有して構成されている。

【００４４】上記不定発生回路１１は、例えばＤフリッ
プフロップ回路にて構成され、そのリセット端子ＣＬ及
びクロック端子ＣＫに一定電位を印加し、反転データ出
力端子／Ｑとデータ入力端子Ｄを互いに接続することに
より、データ出力端子Ｑから不定出力Ｘを得るようにし
ている。

【００４５】論理演算回路１２は、４つのＥｘ．ＯＲ
（エクスクルーシブ・オア）ゲート１５Ａ〜１５Ｄにて
構成されている。

【００４６】そして、第１のＥｘ．ＯＲゲート１５Ａ
は、一方の入力端子に第２の入力端子ＳＧからの第２の
入力信号Ｐｉ２が供給され、他方の入力端子に第１の入
力端子Ｖからの第１の入力信号Ｐｉ１が供給されるよう
に配線接続され、第２のＥｘ．ＯＲゲート１５Ｂは、一
方の入力端子に第１の入力端子Ｖからの第１の入力信号
Ｐｉ１が供給され、他方の入力端子に第２の入力端子Ｓ
Ｇからの第２の入力信号ＳＧが供給されるように配線接
続されている。

【００４７】また、第３のＥｘ．ＯＲゲート１５Ｃは、
一方の入力端子に第１のＥｘ．ＯＲゲート１５Ａの出力
Ａが供給され、他方の入力端子に第１の入力端子Ｖから
の第１の入力信号Ｐｉ１が供給されるように配線接続さ
れ、第４のＥｘ．ＯＲゲート１５Ｄは、一方の入力端子
に第２のＥｘ．ＯＲゲート１５Ｂの出力Ｂが供給され、
他方の入力端子に第２の入力端子ＳＧからの第２の入力
信号Ｐｉ２が供給されるように配線接続されている。そ
して、上記第３及び第４のＥｘ．ＯＲゲート１５Ｃ及び
１５Ｄの出力Ｃ及びＤが後段のスイッチング回路１３に
供給されるようになっている。

【００４８】選択信号出力回路１４は、１つのＡＮＤゲ
ート１６と１つのＮＯＴゲート１７を有して構成され、
ＡＮＤゲート１６の一方の入力端子に第２の入力端子Ｓ
Ｇからの第２の入力信号Ｐｉ２が供給され、他方の入力
端子に第１の入力端子Ｖからの第１の入力信号Ｐｉ１の
反転信号がＮＯＴゲート１７を通じて供給されるように
配線接続され、該ＡＮＤ回路１６の出力が選択信号Ｐｓ
として選択信号出力端子Ｓを通じて図１の選択回路３に
供給されるように配線接続されている。

【００４９】スイッチング回路１３は、２つのスイッチ
ング回路（第１及び第２のスイッチング回路ＳＷ１及び
ＳＷ２）と、１つのＮＯＲゲート１８と、１つのＡＮＤ
ゲート１９を有して構成されている。

【００５０】ＮＯＲゲート１８及びＡＮＤ回路１９は、
それぞれ論理演算回路１２における第３及び第４のＥ
ｘ．ＯＲゲート１５Ｃ及び１５Ｄからの出力Ｃ及びＤが
供給されるように配線接続されている。

【００５１】また、第１のスイッチング回路ＳＷ１は、
一方の入力端子ｍに不定発生回路１１からの不定出力Ｘ
が供給され、他方の入力端子ｎに論理演算回路１２にお
ける第３のＥｘ．ＯＲゲート１５Ｃの出力Ｃが供給さ
れ、選択用入力端子ｓにＮＯＲゲート１８の出力Ｅが供
給されるように配線接続されている。そして、選択用入
力端子ｓに供給されるＮＯＲゲート１８の出力Ｅが高レ
ベルのとき、不定発生回路１１からの不定Ｘが出力端子
Ｒを通じて第２の出力端子ＯＳＧに現れ、ＮＯＲゲート
１８の出力Ｅが低レベルのとき、第３のＥｘ．ＯＲゲー
ト１５Ｃからの出力Ｃが出力端子Ｒを通じて第２の出力
端子ＯＳＧに現れるようになっている。

【００５２】第２のスイッチング回路ＳＷ２は、一方の
入力端子ｍに不定発生回路１１からの不定出力Ｘが供給
され、他方の入力端子ｎに論理演算回路１２における第
４のＥｘ．ＯＲゲート１５Ｄの出力Ｄが供給され、選択
用入力端子ｓにＡＮＤゲート１９の出力Ｆが供給される
ように配線接続されている。そして、選択用入力端子ｓ
に供給されるＡＮＤゲート１９の出力Ｆが高レベルのと
き、不定発生回路１１からの不定Ｘが出力端子Ｒを通じ
て第１の出力端子ＯＶに現れ、ＡＮＤゲート１９の出力
Ｆが低レベルのとき、第４のＥｘ．ＯＲゲート１５Ｄか
らの出力Ｄが出力端子Ｒを通じて第１の出力端子ＯＶに
現れるようになっている。

【００５３】一方、図１の選択回路３は、２つの禁止ゲ
ート２０Ａ及び２０Ｂを有して構成され、選択信号出力
端子Ｓから出力される選択信号Ｐｓが低レベルのとき、
各ゲート２０Ａ及び２０Ｂが開いて第１及び第２の出力
端子ＯＶ及びＯＳＧから出力される基準パターンＰ１及
びＰ２が第１及び第２の外部出力端子φ１及びφ２を通
じて期待値パターンＰｅ１及びＰｅ２として出力される
ことになる。また、上記選択信号Ｐｓが高レベルのと
き、各ゲート２０Ａ及び２０Ｂが閉じて第１及び第２の
出力端子ＯＶ及びＯＳＧから出力される基準パターンＰ
１及びＰ２の外部への出力が禁止され、これにより、第
１及び第２の外部出力端子φ１及びφ２は高インピーダ
ンス状態となる。

【００５４】即ち、図５の基準パターン生成回路２にお
いて、第１の入力端子Ｖを通じて供給された第１の入力
信号Ｐｉ１が論理的に「０」で、かつ、第２の入力端子
ＳＧを通じて供給された第２の入力信号Ｐｉ２が論理的
に「１」である場合に、選択信号出力回路１４における
ＡＮＤ回路１６の出力Ｐｓが論理的に「１」になるた
め、この場合、第１及び第２の出力端子ＯＶ及びＯＳＧ
に基準パターンＰ１及びＰ２が出力されていたとして
も、第１及び第２の外部出力端子φ１及びφ２は高イン
ピーダンス状態とされる。

【００５５】図５の基準パターン生成回路２における各
ゲートの入出力形態と期待値パターンの出力形態を図６
の真理値表に示す。この真理値表から、図４の真理値表
で示す入出力形態が実現されていることがわかる。

【００５６】このように、本実施の形態に係る期待値パ
ターン生成回路１から出力される期待値パターンＰｅ１
及びＰｅ２は、入力パターンＰｉ１及びＰｉ２を正規の
実デバイス（この場合、デコーダＤＵＴ）に入力した場
合に、該実デバイスＤＵＴから出力される上記出力パタ
ーンの属性と１対１で対応する属性を有することから、
実デバイスＤＵＴが不良である場合、その１対１の対応
関係がくずれるため、容易に実デバイスＤＵＴの良否を
判定することができる。しかも、この判定は、従来のテ
スト方法を踏襲することができるため、テスタ全体の構
成を全面的に変更する必要がなく、既存のテスタで評価
することも可能である。

【００５７】ところで、入力パターンＰｉ１及びＰｉ２
の少なくとも１つに不定Ｘがあった場合、正規の実デバ
イスＤＵＴからは当然に不定Ｘが出力されることにな
る。この場合、期待値パターンＰｅ１及びＰｅ２も不定
Ｘとなっていれば、出力パターンと期待値パターンとの
関係が１対１となるが、本実施の形態では、上記入力パ
ターンＰｉ１及びＰｉ２の少なくとも１つが不定Ｘであ
る場合、上記期待値パターンＰｅ１及びＰｅ２はすべて
不定Ｘとされるため、出力パターンと期待値パターンと
の関係は、出力パターンが不定Ｘであっても１対１の関
係は維持されることとなる。従って、不定状態Ｘを実デ
バイスＤＵＴに印加した場合でも当該実デバイスＤＵＴ
の良否判定を行なうことが可能となる。

【００５８】特に、本実施の形態に係る期待値パターン
生成回路１においては、２値２入力形態の入力パターン
Ｐｉ１及びＰｉ２を正規の実デバイスＤＵＴに入力した
場合に該実デバイスＤＵＴから出力される３値１出力形
態の出力パターンの属性と１対１で対応する属性の期待
値パターンＰｅ１及びＰｅ２が出力されるため、以下の
効果を奏することとなる。

【００５９】即ち、上述したように、上記期待値パター
ンＰｅ１及びＰｅ２は、上記出力パターンの属性と１対
１で対応する属性を有することから、実デバイスＤＵＴ
が不良である場合、その１対１の対応関係がくずれるた
め、容易に実デバイスの良否を判定することができる。

【００６０】従って、この本実施の形態に係る期待値パ
ターン生成回路１をテスタに組み込むことにより、２値
２入力形態の入力パターンＰｉ１及びＰｉ２に対して３
値１出力形態の出力パターンを出力するデコーダＤＵＴ
に対するテスティングを容易に行なうことができる。

【００６１】上記実施の形態では、２値２入力形態の入
力パターンを入力した場合に３値１出力形態の出力パタ
ーンを出力するデコーダのテスティングを行なう場合に
適用した例を示したが、これに限られることなく、２値
多入力形態の入力パターンを入力した場合に多値１出力
形態の出力パターンを出力する半導体装置全般のテステ
ィングを行なう場合にも適用可能である。

【００６２】

【発明の効果】上述のように、本発明に係る半導体装置
の試験装置によれば、予め作成された入力パターンを実
デバイスに印加することにより該実デバイスから出力さ
れる出力パターンと予め作成された期待値パターンとを
比較して半導体装置の良否を判定する半導体装置用試験
装置において、上記入力パターンが２値多入力形態で、
かつ、上記出力パターンが多値１出力形態を有し、上記
期待値パターンは、上記入力パターンを正規の実デバイ
スに入力した場合に、該実デバイスから出力される上記
出力パターンの属性と１対１で対応する属性を有するよ
うにしたので、２値多入力形態の入力パターンに対して
多値１出力形態の出力パターンを出力する半導体装置
（例えばデコーダ等）に対するテスティングを、従来の
テスタの構成を踏襲したままで、簡単に行なうことがで
きる。

【００６３】また、本発明に係る期待値パターン生成回
路によれば、２値多入力形態の入力パターン信号を正規
の実デバイスに入力した場合に該実デバイスから出力さ
れる多値１出力形態の出力パターン信号の属性と１対１
で対応する属性の期待値パターン信号を出力するように
したので、実デバイスから出力される多値１出力形態の
出力パターンに対応した期待値パターンを作成すること
ができ、従来不可能と思われていた上記デコーダの評価
を容易に行なうことができる。

【図面の簡単な説明】

【図１】ＬＳＩの製造工程を示すブロック工程図であ
る。

【図２】テストプログラム設計の流れを示すブロック工
程図である。

【図３】本実施の形態に係る期待値パターン生成回路の
構成を示すブロック図である。

【図４】本実施の形態に係る期待値パターン生成回路の
入出力形態の真理値を示す表図である。

【図５】本実施の形態に係る期待値パターン生成回路に
組み込まれる基準パターン生成回路の具体的構成例を示
す回路図である。

【図６】本実施の形態に係る期待値パターン生成回路に
おける具体的回路例の入出力形態の真理値を示す表図で
ある。

【符号の説明】

１ 期待値パターン生成回路、２ 基準パターン生成回
路、３ 選択回路、４ＩＣブロック、１１ 不定発生回
路、１２ 論理演算回路、１３ スイッチング回路、１
４ 選択信号出力回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 予め作成された入力パターンを実デバイ
   スに印加することにより該実デバイスから出力される出
   力パターンと予め作成された期待値パターンとを比較し
   て半導体装置の良否を判定する半導体装置用試験装置に
   おいて、 上記入力パターンが２値多入力形態で、かつ、上記出力
   パターンが多値１出力形態を有し、 上記期待値パターンは、上記入力パターンを正規の実デ
   バイスに入力した場合に、該実デバイスから出力される
   上記出力パターンの属性と１対１で対応する属性を有す
   ることを特徴とする半導体装置の試験装置。
2. 【請求項２】 上記入力パターンが２値２入力形態、か
   つ、上記出力パターンが３値１出力形態を有し、 入力パターンが論理的に「００」のとき、出力パターン
   が低レベル信号であって、その期待値パターンが「０
   Ｘ」（Ｘ：不定）であり、 入力パターンが論理的に「０１」のとき、出力パターン
   が高インピーダンス出力であって、その期待値パターン
   が「ＺＺ」（Ｚ：高インピーダンス出力）であり、 入力パターンが論理的に「１１」のとき、出力パターン
   が高レベル信号であって、その期待値パターンが「Ｘ
   １」（Ｘ：不定）であり、 入力パターンが論理的に「１０」のとき、出力パターン
   が中レベル信号であって、その期待値パターンが「１
   ０」であることを特徴とする請求項１記載の半導体装置
   の試験装置。
3. 【請求項３】 上記入力パターンの少なくとも１つが不
   定である場合、上記期待値パターンはすべて不定である
   ことを特徴とする請求項１又は２記載の半導体装置の試
   験装置。
4. 【請求項４】 ２値多入力形態の入力パターン信号を正
   規の実デバイスに入力した場合に該実デバイスから出力
   される多値１出力形態の出力パターン信号の属性と１対
   １で対応する属性の期待値パターン信号を出力する期待
   値パターン生成回路。
5. 【請求項５】 不定状態を発生する第１の回路と、 上記入力パターンに対して所定の論理演算を行なう第２
   の回路と、 上記入力パターンの少なくとも１つが不定である場合で
   あって上記第２の回路の出力が不定でないとき、上記第
   １の回路の出力を選択するスイッチング回路と、 上記入力パターンが所定の属性のときに、期待値パター
   ンを高インピーダンス状態とする第３の回路を有するこ
   とを特徴とする請求項４記載の期待値パターン生成回
   路。
6. 【請求項６】 上記入力パターンが２値２入力形態、か
   つ、上記出力パターンが３値１出力形態を有し、 入力パターンが論理的に「００」のとき、期待値パター
   ン「０Ｘ」（Ｘ：不定）を出力し、 入力パターンが論理的に「０１」のとき、期待値パター
   ン「ＺＺ」（Ｚ：高インピーダンス出力）を出力し、 入力パターンが論理的に「１１」のとき、期待値パター
   ン「Ｘ１」（Ｘ：不定）を出力し、 入力パターンが論理的に「１０」のとき、期待値パター
   ン「１０」を出力することを特徴とする請求項５記載の
   期待値パターン生成回路。
7. 【請求項７】上記入力パターンの少なくとも１つが不定
   である場合に、期待値パターンとしてすべて不定を出力
   することを特徴とする請求項５又は６記載の期待値パタ
   ーン生成回路。