JP2021534427A - デジタル回路試験及び分析モジュール、システム及びそれの方法 - Google Patents

デジタル回路試験及び分析モジュール、システム及びそれの方法 Download PDF

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Abstract

本発明は、メモリ（２２）を備えるデジタル回路試験及び分析モジュール・システムに関する。メモリ（２２）は、デジタル信号のグループによって定義された数値によってアドレス指定される。特定の数値に関連付けられたそれぞれのメモリ・ロケーションはデジタル信号のグループのステータスを示す。ステータスは、たとえば、回路を試験するときの信号のグループ中の信号の妥当性を反映することができる。

Description

本発明は、デジタル回路試験及び分析を行うデジタル・モジュール、システム及びそれの方法に関し、デジタル回路からのデジタル信号の選択され、順序付けされたグループがデジタル・メモリへのアドレス入力として使用され、メモリからの単一の出力信号がデジタル信号の選択されたグループの試験及び／又は分析のステータスを与える。
ナノメートル技術のような、新しい技術の最近の開発は、集積回路中の構成要素の形状を２０ｎｍ又は一層小さい形状寸法にまで押し下げた。これにより、半導体産業は、集積回路のより高い性能及び容量を与えることが可能になった。同時に、複雑さが増加した集積回路の性能の試験及び検証の複雑さも増加している。いくつかの報告は、試験のコストが着実に増加しており、一般に製品原価の４０％に達することを示している。複雑な集積回路をどのように試験するか、及び複雑な試験結果をどのように解釈するかは、要求が厳しく、しばしば、複雑なチップを試験するプロセスの時間がかかる部分である。
製造コストと回路の複雑さとに鑑みた好ましいオプションは、特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔチップ）又はシステム・オン・チップ（ＳＯＣ： Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）集積回路を設計し、製造することである。ハードウェア記述言語は、設計者が、機能ブロックと、ブロック間の相互接続とを指定すること、並びに製造の前に新しい設計の挙動をシミュレートすることを助ける。ＡＳＩＣ及びＳＯＣ設計の特定の利益は、それぞれの論理関数を備える事前定義され、試験されたセルから利益を得ることができることである。
ＡＳＩＣ及びＳＯＣ設計のために開発されたＣＡＤ（ＣＡＤ：Ｃｏｍｐｕｔｅ−ａｉｄｅｄ Ｄｅｓｉｇｎ）ツールはデバイス製造業者からのセル・ライブラリ（たとえば、低レベル電子論理関数の集合）を備え得る。特定の回路を設計するとき、設計はセルを相互接続することから行われ、ＣＡＤツールは、指定された回路を、たとえば、従来技術において知られているように、ベンダーによって定義された製造用マスクに変換する。また、ＯｐｅｎＣｏｒｅｓ ｈｔｔｐｓ：／／ｏｐｅｎｃｏｒｅｓ．ｏｒｇ／のような団体を通して、デバッグされたセルを共有するいくつかの例がある。
近年、ＡＳＩＣを製造する一般的な方法は、構造化設計方法として示された方法である。構造化ＡＳＩＣ設計の基本的な前提は、セルベースＡＳＩＣと比較して、製造サイクル時間と設計サイクル時間の両方が低減されることである。この方法では、ベンダーからの事前定義された金属層（したがって製造時間が低減する）と、シリコン上にあるものの事前特徴付け（したがって設計サイクル時間が低減する）とがある。事前定義された下位層論理素子間のカスタム接続を作成するカスタム金属層を作成することによって、異なる設計及びカスタマイズが行われる。この方法の利益は、他の知られている方法とは対照的に、少数のチップ層のみがカスタム生成されればよいことである。
しかしながら、構造化ＡＳＩＣ設計方法が、機能回路を達成する確率をおそらく高めるとしても、複雑さがそれ自体で設計における誤りの理由になり得る。ＡＳＩＣ又はＳＯＣ設計が予想されたとおりに機能しているかどうかを証明する前に、チップの物理バージョンをデバッグする必要が常にある。ある誤りは、チップの入出力ピン（ポート）上の信号を観測することによって極めて迅速に検出され得るが、他の誤りは、ＡＳＩＣのより長い使用時間の後にのみ明らかになり得る。また、設計の性能を査定することが必要である。しかしながら、なぜ回路が予想されるように機能していないのかを識別することは、ただ入力／出力信号を観測すること以上のことを必要とする。
手法の実例は、ＡＳＩＣ又はＳＯＣ中にビルトイン・セルフテスト（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）回路を実装することである。
別の手法は、境界走査（Ｂｏｕｎｄａｒｙ Ｓｃａｎ）技法を実装することである。ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）１１４９．１は、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）と表記される走査基準を定義している。走査シフト・レジスタがチップ回路境界に組み込まれ、それにより、回路は、チップの内側への物理的アクセスを必要とすることなしに制御され、観測され得る。
一般的な試験方法は、試験対象のデバイスへの刺激信号を与えるテスト・パターン生成器を備える。事前に、それぞれのテスト・パターンに関連付けられた参照シグネチャ・パターンが生成される。刺激と予想される応答の両方は、従来技術において知られているように、たとえば、シミュレータを使用して見つけられ得る。参照シグネチャ・パターンは、それぞれのテスト・パターンに関連付けられた出力応答信号と比較される。比較は、回路が機能しているのか欠陥があるのかを識別することができる。さらに、テスト・パターンと対応する応答との特定の組合せは、チップのどの内部機能ブロックが故障しているかを識別し、さらには、機能ブロックのどの部分が故障しているかを識別し得る。これは、回路の再設計のための情報を与え得る。たとえばＡＳＩＣの複雑さが高い場合、膨大な数のテスト・パターンが必要とされる。これは、同じく、費用がかかる、大きいメモリ・ブロック（たとえばＪＴＡＧ走査レジスタ）を使用すること、及びＡＳＩＣ又はＳＯＣチップのさらなる機能を実装するために代わりに使用され得る、チップのより大きいエリアを使用することを暗示する。
米国特許第６７０４８８９（Ｂ２）号は、たとえば、プログラマブル論理デバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）回路中に埋め込まれた論理アナライザを開示している。論理アナライザは、論理信号をキャプチャし、記憶する。これらの信号は、コンピュータ上で閲覧するために伝達可能である。コンピュータ・システム上で動作する電子設計オートメーション（ＥＤＡ：ｅｌｅｃｔｒｏｎｉｃ ｄｅｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）ソフトウェア・ツールを使用して、技術者は、監視されるべきＰＬＤの信号と、ブレークポイントと、記憶されるべきサンプルの総数と、ブレークポイントが出現した後にキャプチャされるべきサンプルの数と、システム・クロック信号とを指定する。ＥＤＡツールは、論理アナライザをＰＬＤの電子設計中に自動的に挿入する。ＰＬＤとコンピュータとの間に接続されたインターフェースを使用して、ＥＤＡツールは、埋め込まれた論理アナライザに実行するように命令する。信号は、リング・バッファＲＡＭメモリ中で動作している間に連続的に記憶される。ブレークポイントが出現すると、必要な場合、より多くのサンプルがキャプチャされる。ＪＴＡＧポートは論理アナライザを制御する。
多くのデータがキャプチャされ得るが、依然として、（ステートフル・データ（ｓｔａｔｅｆｕｌ ｄａｔａ）を含む）それぞれの信号並びに信号のグループの識別された状態を復号し、分析する必要がある。これは困難で、時間がかかり得る。
一般に、複雑なチップの内部機能をデバッグする必要の他に、動作しているチップの性能、すなわち、設計が特定の設計基準を満たしているかどうかを試験することが可能であることも必要である。また、誤りは、チップを長時間使用した後にのみ現れること、たとえば、チップのヒート・シンクに関する問題、又は論理回路の状態のまれに起こる組合せの特定の条件が、回路が次の予想される（設計された）状態に続くことを妨げるか又は止めることがあり得る。
したがって、オンチップ試験論理の使用されるチップ面積と試験論理の複雑さとの間の最良のトレードオフである、構成可能な試験、すなわち、特定の及び一般的な試験及び／又はそれぞれの分析方式をカスタマイズすることを行うソリューションの必要がある。さらに、試験からの結果の向上した分析機能を与えること、並びに、パフォーマンス監視、ステートフル・データなどの機能的変化の追跡、たとえば複雑なＡＳＩＣ又はＳＯＣ回路の内側の回路挙動を監視する他の形態を与えることが好ましい。
米国特許第６７０４８８９（Ｂ２）号
本発明のさらなる目的は、従来技術の代替を提供することである。
特に、デジタル回路の試験及び分析結果に関連付けられたダウンロード可能なビット・パターンを備える１ビット幅ワードをもつメモリを備えるデジタル回路試験及び分析モジュールであって、メモリが、デジタル回路の試験及び分析のための当該のデジタル信号の順序付けされたグループ化又はシーケンスによってアドレス指定可能である、デジタル回路試験及び分析モジュールを提供することが、本発明の目的として見られ得る。
したがって、上記で説明した目的及びいくつかの他の目的は、デジタル回路試験及び分析モジュールによって監視されるデジタル信号レベルのグループのそれぞれの対応する数値に関連付けられたダウンロード可能な１ビット値をもつメモリを備えるデジタル回路試験及び分析モジュールを提供することによって、本発明の第１の態様において取得されるものである。
本発明は、特に、排他的にではなく、
− Ｄ個のデジタル信号を備える少なくとも１つのデジタル信号入力バスと、
− ２Ｄ×１ビット・メモリ・ロケーションを有するように構成されたメモリと
を備えるデジタル回路試験及び分析モジュールであって、
− Ｄ個のデジタル信号がメモリのそれぞれの１ビット・メモリ・ロケーションの数値読出しアドレス（ｎｕｍｅｒｉｃａｌ ｒｅａｄ ｏｕｔ ａｄｄｒｅｓｓ）として印加され、
− それぞれの１ビット・メモリ・ロケーションが、任意の時間に、少なくとも１つのデジタル入力信号バスに印加される任意のＤ個のデジタル信号レベルの組合せの試験及び／又は分析ステータスを示すビット値で事前更新される、デジタル回路試験及び分析モジュールを取得するために有利である。
本発明は、特に、排他的にではなく、デジタル回路におけるタイミング・イベントを分析する方法であって、本方法は、試験され、分析されるべきチップの回路中に埋め込まれた、本発明によるデジタル回路試験及び分析モジュールの少なくとも１つのインスタンスを利用し、
− デジタル回路試験及び分析モジュールの少なくとも１つのインスタンスの１ビット・メモリのそれぞれの試験及び分析ステータス・ビットを構成するステップと、
− 試験及び分析モジュールの少なくとも１つのインスタンスの試験及び／又は分析ステータス信号を可能にする修飾子（ｑｕａｌｉｆｉｅｒ）信号を構成するステップと
を含み、
修飾子信号の発行が、試験され、分析されるべき回路におけるタイミング・イベントに関連付けられる、方法を取得するために有利である。
さらに、本発明は、複数の相互接続されたデジタル回路試験及び分析モジュールを備えるシステムを取得するために有利である。
本発明のそれぞれの態様は、それぞれ、他の態様のいずれかと組み合わせられ得る。本発明のこれら及び他の態様は、本明細書で説明する実施例を参照すると明らかになり、解明されるであろう。
本発明の実施例の実例を示す図である。 本発明の実施例の実例の詳細を示す図である。 本発明の実施例の実例のさらなる詳細を示す図である。 図３Ａの実施例の実例のさらなる態様を示す図である。 本発明によるタイミング分析セットアップの実例を示す図である。
本発明は、実施例の具体的な実例とともに開示されるが、いかなる形でも提示された実例に限定されるものとして解釈されるべきでない。添付の特許請求の範囲は本発明の保護の範囲を定義する。特許請求の範囲のコンテキストにおいて、「備える（ｃｏｍｐｒｉｓｉｎｇ）」又は「備える（ｃｏｍｐｒｉｓｅｓ）」という用語は、他の可能な要素又はステップを除外しない。さらに、「一（ａ）」又は「一（ａｎ）」などの参照の言及は、複数を除外するものとして解釈されるべきでない。図中に示された要素に対する特許請求の範囲における参照符号の使用も、本発明の範囲を限定するものとして解釈されるべきでない。さらに、異なる請求項において述べられた個々の特徴を組み合わせることは、場合によっては有利であり得、異なる請求項におけるこれらの特徴の言及は、特徴の組合せが可能でなく、有利であることを除外しない。
本発明の態様は、高いチップ面積と電力効率とを与える高密度メモリを使用することである。本発明の実施例の実例のアーキテクチャは、１ビット幅のワードをもつメモリを備える。デジタル回路試験及び分析モジュール・アーキテクチャの少なくとも１つのインスタンスはＡＳＩＣ及び／又はＳＯＣチップ回路に埋め込まれる。
１ビット幅のメモリである、メモリ、たとえばスタティックＲＡＭは、試験又は分析されるために選択されるチップ上の内部デジタル信号の組合せの総数に等しい、長さ、すなわち、１ビット・メモリ・ロケーションの数を有する。たとえば、内部チップ信号の１６個のデジタル信号が、順序付けされた様式で一緒にグループ化され、試験され、分析される場合、１ビット幅のメモリ・ロケーションの６４ｋが必要とされる。分析又は試験されているデジタル信号のグループ化又はシーケンスはメモリのアドレスとして使用される、すなわち、デジタル信号レベルのグループ化又はシーケンスの順序付けは、信号レベルの特定の組合せに関連付けられたメモリ・アドレスである２進数値に対応する。デジタル信号レベルの特定の組合せが有効である場合、すなわち、たとえば回路の特定の刺激に関連付けられた信号レベルの事前定義された組合せを実現する場合、監視されている信号によってアドレス指定された対応する１ビット・メモリ・ロケーションは、たとえば、論理１にプリセットされる。その場合、１ビット・メモリ・ロケーションは、グループ中の選択された信号の正しい信号レベル組合せが検出されたことを示す。異なる信号レベル組合せは、それらが有効なデジタル信号レベル組合せを表す場合は、たとえば論理１を、又は、それらが無効な（間違った）信号レベル組合せを表す場合は、たとえば論理「０」を備える、それぞれの異なる関連付けられた１ビット・メモリ・ロケーションをアドレス指定する。
メモリのコンテンツは、試験が設計されるときに定義される、すなわち、チップ上の回路の刺激（テスト・パターン）の関連付け対監視されている信号の予想される信号レベルの組合せである。関連付けはまた、特定の刺激によるだけでなく、試験対象のチップ内の計算の結果として、又は人工知能ベースの結果（機械学習）の結果として現れる、信号のある組合せに依存して定義され得る。そのような関連付けは、従来技術において知られているようにコンピュータ・シミュレーションを介して見つけられ得る。メモリは、試験が開始される前に、それぞれのメモリ・ロケーション中の正しい１ビット値で初期化され、簡単で高速なメモリ・ルックアップ・プロセスが試験の応答と応答の妥当性との間の関連付けを見つける。
ＡＳＩＣ回路が設計者によって開発されるとき、結果は、図１に示されているようであり得る。第１の回路４１は第２の回路４２に信号を通信している。信号は両方向に送られ得る。図１における例は、単方向デジタル信号バス４５、及び第１の回路４１と第２の回路４２との間の単一の双方向デジタル信号線４３を示す。設計段階中に、設計者は、製造されたＡＳＩＣ回路を試験し、分析するときにＡＳＩＣのどの内部信号が使用されるべきであるかを決定することができる。図１の例では、デジタル信号バス４５及び単一の双方向信号線４３は、ＡＳＩＣ４０の回路中に埋め込まれた本発明による試験及び分析モジュール１０のインスタンスに接続される。
ＡＳＩＣ４０の入力インターフェース５０は、たとえば接続４９を介して外部コンピュータからのアクセスを与え、コンピュータは、刺激信号、テスト・パターンなどを生成すること、並びにステータス信号４８と、試験及び／又は分析結果を示す信号の他の得られた状態とを読み出すことを含む、ＡＳＩＣ４０のために設計された試験及び分析プログラムを実行するように構成される。出力インターフェース５１は、試験及び分析プログラムを動作させる外部コンピュータ・システムに接続され得る。
入力インターフェース５０は、回路１及び回路２を刺激する、示されている刺激信号５２、５３のような入力刺激信号、第１の回路４１とそれぞれの第２の回路４２とに印加されるように設計されたクロック信号などを備え得る。
また、試験及び分析モジュール１０のインスタンスと外部コンピュータ・システムとの間の直接接続を行う入力インターフェース５０からのデータと、コマンドと、デジタル信号バス４４とがある。次いで、データ及び／又はコマンド（及び／又は制御信号）は、ＡＳＩＣ４０中に埋め込まれた試験及び分析モジュール１０のインスタンスに与えられ得る。
試験及び分析モジュール１０からの可能な出力信号のうちの１つは、図１において、「はい」又は「いいえ」のいずれか（すなわち、試験又は分析が正又は負、真又は偽など）であることが示されている試験及び／又は分析ステータス信号４８である。ＡＳＩＣ４０内のそれぞれの回路からの「はい／いいえ」信号のようなステータス信号及び他の信号（たとえば信号４６）も出力インターフェース５１に接続され得る。外部コンピュータは、接続４７を介して出力インターフェース５１に接続され得る。
本発明によるデジタル回路試験及び分析モジュール１０の基本動作原理が図２に開示されている。
図２において、図１中の信号４３及び４５は、たとえば、選択され、設計者によってそれぞれの入力ポートに、又は図２中の試験及び分析モジュール１０のインスタンスの少なくとも１つのデジタル入力信号バス２１ａ、２１ｂ、２１ｃに接続される。
上述のように、テスト・パターン（刺激）及び応答信号は、たとえばデジタル・シミュレータを使用して見つけられる。選択された信号４３、４５は、特定のテスト・パターン（刺激）に対する有効な又は有効でない応答を表すいくつかの信号レベル組合せを有することが見つけられ得る。
選択された信号及びそれらのそれぞれの信号レベルは、１ビット幅メモリへの対応するアドレス入力として使用され、選択されたデジタル信号の信号レベルの特定の組合せは、シミュレータが、試験及び分析対象のＡＳＩＣ回路に印加された刺激に対する有効な又は有効でない応答として識別した、特定のパターンを形成する。
選択されたデジタル信号の特定の組合せが有効な信号レベル組合せを有する場合、選択されたデジタル信号によってアドレス指定された１ビット・メモリ・ロケーションは、たとえば、図１に示された入力インターフェース５０からの信号４４を介して、試験及び分析が実行される前に論理「１」で初期化される。試験が実行されたとき、同じ信号レベル・パターンが現れる場合、１ビットのアドレス指定されたロケーションは論理「１」を備え、試験及び／又は分析の結果は、したがって、回路がおそらく正しく動作しているということである。
他のメモリ・ロケーションは、試験及び／又は分析対象のデジタル回路のそれぞれのテスト・パターン又は刺激のシーケンスに応じて、論理「０」又は論理「１」になるように初期化され得る。回路が動作していると結論付けることが可能であるためには、いくつかの試験及び分析が実行されなければならない。異なる試験及び分析の間に、１ビット幅メモリのコンテンツは、実行されるべき特定の試験及び／又は分析と矛盾しないように、入力インターフェース５０を介して試験及び分析プログラムを実行するコンピュータによって更新され得る。
図２におけるデジタル回路試験及び分析モジュールの例は、マルチプレクサ１１によって多重化される、第１のデジタル信号入力バス２１ａと、第２のデジタル信号入力バス２１ｂと、第３のデジタル信号入力バス２１ｃとの、少なくとも３つの異なるデジタル入力信号バス上のデジタル信号を受信する。マルチプレクサ１１からの出力は、「ＳＲＡＭマクロ・インデックス」と示された第１のバス１３と、「ビット・インデックス」と示された第２のバス１７との、２つの別個のデジタル信号バスに分割される。
図２の例では、それぞれのデジタル入力信号バスは１６ビット幅であり、試験及び分析モジュールのメモリは６４ｋ×１ビットであるべきである。第１の内部バス「ＳＲＡＭマクロ・インデックス」１３は１１ビット幅であり、第２の内部バス「ビット・インデックス」１７は５ビット幅である。第１の制御信号１９は、３つのデジタル入力信号バスのうちのどの１つをマルチプレクサ１１の出力に渡すかを選択する。マルチプレクサ１１は出力をラッチしていることがあり、それにより、マルチプレクサの出力は、新しい第１の制御信号１９が印加されるまで、すなわち、最初に削除され、次いで再び印加されるまで、安定したままである。
図２におけるメモリ２２の例は２ｋ×３２ビット幅メモリである。マルチプレクサ１１からの第１の内部バス１３の１１ビットは、２ｋメモリをアドレス指定するために使用される。アドレスが印加されたとき、２ｋメモリの関連付けられた３２ビット・ワード１８はメモリ２２の出力上に見える。メモリ読出し回路１４は、第１の内部バス１３「ＳＲＡＭマクロ・インデックス」信号を受信し、３２ビットの関連付けられたデータ・ワード１８を出力する。メモリ２２の出力は、第２の内部バス１７「ビット・インデックス」によって制御されるマルチプレクサ１５に接続される。マルチプレクサ１５は、選択されたデータ・ワード１８の３２ビットの中から、マルチプレクサ１１の出力から発生し、制御信号１９によって選択されたデジタル入力信号のステータスを識別している、１ビットを、第２の内部バス１７上のコンテンツを介して選択する。
それぞれのデジタル信号入力バス上のデジタル信号は、所与の時間に、分析されるべきパターンを形成し得るが、パターンは、この時点において分析されるべきものであるか、又はまったく分析されるべきものでないパターンでないことがある。したがって、各それぞれのデジタル信号入力バスは、デジタル信号入力バス２１ａのためのそれぞれの修飾子信号２０ａと、デジタル信号入力バス２１ｂのための修飾子信号２０ｂと、デジタル信号入力バス２１ｃのための修飾子信号２０ｃとに関連付けられる。第１の制御信号１９とともにそれぞれのバスを選択するとき、関連付けられた修飾子信号２０ａ、又は２０ｂ、又は２０ｃは、関連付けられた信号入力バス上のデータが分析されるべきであることを示す修飾子信号である、共通の修飾子信号１３ａとしてマルチプレクサ１１に通される。修飾子信号１３ａは、マルチプレクサ１５の出力、すなわち、メモリ２２からの１ビット・ステータス・ビットに接続された論理ＡＮＤゲート１６に渡される。修飾子信号１３ａが論理真（すなわち１）になるように設定された場合、デジタル回路試験及び分析モジュール１０は、これが分析されるべきパターンであることが分かる。ＡＮＤゲート１６からの出力２３は、試験及び／又はステータス信号と示された出力信号、すなわち、第１のバス１３と第２のバス１７との上の信号レベルの組合せによってアドレス指定された１ビット・メモリ・ロケーションに記憶された値に応じた真又は偽のステータス信号、すなわち、試験され、分析されるべき信号を与える。
本発明の実施例の実例によれば、デジタル回路試験及び分析モジュール（１０）は、
− Ｄ個のデータ信号を備える少なくとも１つのデジタル信号入力バスと、
− ２Ｄ×１ビット・メモリ・ロケーションを有するように構成されたメモリ（２２）と
を備え、
− Ｄ個のデジタル信号がメモリ（２２）のそれぞれの１ビット・メモリ・ロケーションの対応する数値読出しアドレスとして印加され、
− それぞれの１ビット・メモリ・ロケーションが、任意の時間に、少なくとも１つのデジタル入力信号バスに印加されるＤ個のデジタル信号レベルの任意の組合せのステータスを示すビット値で事前に初期化され得る。
デジタル回路試験及び分析モジュール１０のそれぞれの制御信号はユーザ制御可能であり得る。マルチプレクサ１１の第１の制御信号１９はユーザ制御可能であり得る。それぞれの修飾子信号２０ａ、２０ｂ、２０ｃはユーザ制御可能であり得る。たとえば、これらの信号は、たとえば、図１に示されているように、入力信号インターフェース５０を介してＡＳＩＣ回路外でアクセス可能であり得る。
デジタル回路試験及び分析モジュール１０の複数のインスタンスは同じＡＳＩＣ又はＳＯＣチップ中に実装され得るので、ユーザ・インターフェース・モジュールは、デジタル回路試験及び分析モジュール１０とは別個にＡＳＩＣ又はＳＯＣチップ上に実装され得る。ユーザ・インターフェース・モジュール中の入力レジスタは、特定の試験及び分析が必要とする限り、又は、値が、たとえばユーザ対話又は試験対象の回路からのフィードバックによって変更されるまでか、又は、たとえば、ユーザ・インターフェース・モジュールにインターフェースされた動作している試験及び分析プログラムによって、それぞれの値を保持することができる。ユーザ・インターフェース・モジュールはまた、試験及び／又は分析中に、当該の他の可能な信号に加えて、たとえば、チップ回路中に埋め込まれた特定のデジタル回路試験及び分析モジュールから試験及び／又はステータス信号を受信する、出力レジスタを備え得る。そのような信号は、たとえば、図１に示された出力インターフェース５１を介してアクセス可能であり得る。
試験及び分析プログラムを実行するコンピュータはＡＳＩＣ又はＳＯＣチップのユーザ・インターフェース・モジュールに接続され得る。ユーザ・インターフェース・モジュールのいくつかの特定の設計は従来技術において見出される。それは、原則として、ユーザ制御可能なパラメータを保持するレジスタのセット、及び試験及び分析対象のチップから試験結果などを受信することが可能なレジスタのセットである。コンピュータ中で動作するプログラムは、試験及び分析によって必要とされる特定のパターンでメモリ２２を初期化することができる。メモリ２２の従来技術の「読取り及び書込み」電子回路は図２には示されていない。さらに、ＡＳＩＣチップ上の他の外部電気接点ピン（又はポート）は、それぞれの試験又は分析の結果を読み出すために使用され得る。したがって、図３Ａの実施例の実例において試験及び／又は分析ステータス信号２３を監視するとき、試験及び分析プログラムは、１つのメモリ読出しサイクル中の単一のコンパクト・メモリからのそれぞれの６４ｋの異なる入力信号組合せからの試験及び分析の結果を記録することができる。
それぞれの異なるデジタル入力信号バスは異なる試験又は分析を必要とし得る。したがって、特定のデジタル信号入力バス２１ａ、２１ｂ、２１ｃが選択されたとき、メモリ２２の特定のコンテンツがダウンロードされ得る。また、同じ特定のデジタル入力信号バスの試験及び分析中にメモリ２２のコンテンツを変更することが可能である。これは、試験及び分析プログラムの制御下で、及び／又は試験及び分析プログラムとのユーザ対話を介して行われ得る。
図２において、複数の信号遅延ユニット１２は、入力から出力までデジタル回路試験及び分析モジュール１０を通るすべての信号の同じ伝搬時間を与えている。たとえば、修飾子信号１３ａがＡＮＤゲート１６中のメモリ２２からの出力ビットと比較されるとき、それぞれの信号は、ＡＮＤ機能がアクティブである時間に相関させられ（重複してい）なければならない（すなわち、出力信号２３は試験及び分析の結果又は答えとして解釈される）。出力信号は試験及び／又は分析ステータス信号２３として示されている。
図３Ａは、図２に示されたデジタル回路試験及び分析モジュール１０の実例のアーキテクチャへの可能な機能拡張のさらなる実例を示す。図３Ａのデジタル回路試験及び分析モジュール１０ａのデジタル入力信号バスは、第３のデジタル信号入力バス３１に加えて、第１のデジタル信号入力バス２４と第２のデジタル信号入力バス２５とを備える。第３のデジタル信号入力バス３１は、たとえば、他のデジタル回路試験及び分析モジュール１０、１０ａからの試験及び／又は分析ステータス信号２３に接続可能であり得る。たとえば、接続された試験及び／又は分析ステータス信号のうちの１つはデジタル回路試験及び分析モジュール自体からのものであり得る。すべての３つのデジタル入力信号バス２４、２５、３１は、第１の制御信号１９によって制御されるマルチプレクサ１１に接続される。
第３のデジタル信号入力バス３１はまた、第２の制御信号３０によってユーザ制御可能なマルチプレクサ２９に接続される。マルチプレクサ２９は、それ自体に加えて複数のデジタル回路試験及び分析モジュールからのステータス信号（たとえば試験及び／又は分析ステータス信号）及び他の信号を受信することができる、すなわち、試験及び／又は分析ステータス信号２３はマルチプレクサ２９の入力に接続され得る。それぞれのデジタル回路試験及び分析モジュール１０、１０ａからの試験及び／又は分析ステータス信号２３は常に論理１であるとは限らない。デジタル回路試験及び分析モジュールのグループからの試験及び／又は分析ステータス信号２３のそれぞれの組合せを識別することによって、たとえば、それぞれのデジタル信号のステートフル・データが時間とともにどのように変化するか、及びこれらの変化が正しいかどうか、すなわち、変化が許容され、予想されるかどうかを追跡することが可能である。
マルチプレクサ２９は、たとえば、すべての入力信号のうちの異なるサブグループを選択するように構成され得る。たとえば、マルチプレクサ２９は、１６個のデジタル信号入力を受信するように構成され得、たとえば、それぞれ４つの信号からなるグループ、たとえば、それぞれ１６個の信号の４つのサブグループのうちの１つを選択する。マルチプレクサ２９からの出力はマルチプレクサ１１のラッチされた出力であり得る。
図３Ａにおいて実施例の実例に示された３つのデジタル入力信号バスは、マルチプレクサ２６の出力に現れる３つのバスのうちの１つを、すなわち、出力デジタル信号バス２７上のチップから選択する、第２のユーザ制御可能な制御信号２８によって制御されるマルチプレクサ２６に接続される。この可能性は、異なるカスケード接続において複数のデジタル回路試験及び分析モジュール１０、１０ａを接続するために使用され得る。マルチプレクサ２６の出力２７は、マルチプレクサ１１及びマルチプレクサ２９の場合と同じように、ラッチされた出力であり得る。また、制御信号２８は、従来技術において知られているように、トライステート論理モジュールにおける出力を設定することができることができる。
カスケード結合の実例は、たとえば、デジタル信号入力バスが１６個の信号の幅に限定され、より多くのデジタル信号が調査される必要があるときに可能である。たとえば、第１のデジタル回路試験及び分析モジュール１０ａは１６個の信号の第１のグループに接続されるが、１６個の信号の第２のグループは第２のデジタル回路試験及び分析モジュール１０ａに接続される。第１のデジタル回路試験及び分析モジュール１０ａからの試験及び／又はステータス信号２３と、第２のデジタル回路試験及び分析モジュール１０ａからの試験及び／又は分析ステータス信号２３とは、試験及び／又は分析信号２３の両方又はただ１つが試験及び／又は分析の真又は偽の結果を示すかどうかを評価する試験及び分析プログラムによって読み出され得る。
別の可能性は、第２のデジタル回路試験及び分析モジュール１０ａからの試験及び／又はステータス信号２３を第１のデジタル回路試験及び分析モジュール１０ａの第３のデジタル信号入力バス３１の入力に接続することである。第１のデジタル回路試験及び分析モジュール１０ａの第３のデジタル信号バス３１の別の入力は、それ自体（すなわち、第１のデジタル回路試験及び分析モジュール１０ａ）からの試験及び／又は分析信号２３に接続され得る。次いで、メモリ２２のコンテンツは、変更され得、試験及び／又は分析ステータス信号２３のそれぞれの信号レベルを試験するように適応される。
上記の例において、マルチプレクサ２９からの出力が２ビット幅のみである場合、マルチプレクサ１１は、依然として、１６個のデジタル信号入力を受信するように構成され得る。２つの試験及び／又は分析ステータス信号２３は、たとえば、デジタル信号入力バス３１の２つの最下位ビットに接続され得る。内部デジタル信号バス３１ａは、選択されたときにデジタル信号入力バス３１の２つの最下位ビットを備えるが、マルチプレクサ１１の入力における他の１４個のビットは、たとえば、接地され得る。
通常の状況では、デジタル信号入力バス３１は、たとえば、３２ビット幅である。デジタル回路試験及び分析モジュール１０ａの３２個のインスタンスが実装された場合、３２個のデジタル回路試験及び分析モジュールのカスケード結合は、３２個の連続サイクルの内側の信号のシーケンスの検出を可能にする。
デジタル信号入力バス２４（並びにデジタル信号入力バス２５）は、上記で説明したように、第２のユーザ制御可能な制御信号２８によって選択され得る。第１のデジタル回路試験及び分析モジュール１０ａの出力デジタル信号バス２７は、次いで、第２のデジタル回路試験及び分析モジュール１０ａのデジタル信号入力バス２４（又はデジタル信号入力バス２５）に接続され得る。
そのような構成では、デジタル信号入力バス上の同じデジタル信号コンテンツが試験される。しかしながら、たとえば、デジタル信号入力バス２４上のそれぞれのデジタル信号の信号レベルの時間経過に伴う展開は、各それぞれのデジタル回路試験及び分析モジュール１０ａ中のそれぞれの修飾子信号を制御することによって監視され得る。
時間経過に伴う信号の展開はＡＳＩＣ又はＳＯＣに搭載のシステム・クロックによって制御され得る。しかしながら、試験するとき、試験及び分析プログラムはチップのユーザ・インターフェース・モジュール５０（図１参照）中のクロック入力へのアクセスを有し、それによってチップに搭載のハードワイヤード・クロックをバイパス（オーバーライド）し得る。ＡＳＩＣ及びＳＯＣシステムは、複数のクロック位相を備える時間サイクルで動作し得る。時間経過に伴う信号レベルの展開があるとき、信号レベルの変化は、しばしば、それぞれの時間サイクルの特定のクロック位相と相関させられる。試験及び分析プログラムは、デジタル信号の変化が起こり得る対応するクロック位相を確立するために、修飾子信号を使用することができる。それぞれのデジタル回路試験及び分析モジュール１０ａのメモリ２２を正しいパターンで初期化することによって、複数のデジタル回路試験及び分析モジュール１０ａは、試験又は分析されているチップの複数の連続するクロックと相関させられた信号レベル展開（又はステートフル・データ）を試験することができる。
本発明の実施例のさらなる実例によれば、デジタル試験及び分析システムは少なくとも１つのデジタル回路試験及び分析モジュール（１０、１０ａ）を備える。
また、カスケード結合において接続された複数のデジタル回路試験及び分析モジュール（１０、１０ａ）を有することは本発明の範囲内である。
また、それぞれの修飾子信号を試験対象のチップ上の物理クロック位相と相関させることは本発明の範囲内である。たとえば、それぞれのクロック位相は、試験及び分析プログラムがユーザ・インターフェースにおいて正しく計時された修飾子信号を設定することを可能にする、試験及び分析プログラムによって、試験対象のチップから読み出され得る（図１中の出力インターフェース５１参照）。
図３Ｂは、本発明による、複数のデジタル回路試験及び分析モジュール１０ａのカスケード結合の実例を示す。デジタル回路試験及び分析モジュール１０、１０ａの実施例の実例のアーキテクチャのフレキシビリティは、カスケードにおいて接続されているそれぞれのデジタル回路試験及び分析モジュール間の複数の異なる相互接続方式を可能にする。
図４は、本発明による試験及び分析モジュールの４つのインスタンスＴ０ ６４、Ｔ１ ６５、Ｔ２ ６６、Ｔ３ ６７のカスケード結合の実例を示す。
試験状況は例として与えられている。インスタンスＴ３への入力５７は１６ビット幅デジタル信号入力バス（たとえば、１６個の選択された内部ＡＳＩＣ信号の順序付けされたグループ化又はシーケンス）である。
そのような試験では、すべての１６個のデジタル信号レベルが、定義されたレベル、すなわち「０」又は「１」である必要はない。それは、デジタル信号のうちのほんのいくつかが、ある信号レベル組合せを有するために試験される状況であり得る。
図４の実例では、１６個の信号の入力信号組合せがＴ３ ６７の入力５７に印加される。入力信号は、１６進数表記で、Ｆｘ０ｘから、次いでｘ０００Ａ００１０００７、次いでＦｘ０ｘ及び次いでＢＢＤ３へ、時間におけるシーケンスを通る。「ｘ」は、この位置上の値が任意の値であり得ることを暗示する「ドント・ケア（ｄｏｎ’ｔ ｃａｒｅ）」を示す。
信号組合せのそのようなシーケンスの試験を実行するとき、Ｔ０ ６４のメモリは、０Ｆｘ０ｘを検出するように構成され得、Ｔ１ ６５は、ｘＡ１７を検出するように構成され得、Ｔ２ ６６は、Ｆｘ０ｘを検出するように構成され得、Ｔ３ ６７は、ＢＢＤ３を検出するように構成され得る。それぞれの試験及び分析モジュールの構成は、それぞれのテスト・パターンをそれぞれのモジュールのメモリ２２中にダウンロードすることを暗示する。
これは、Ｔ０は、１６進数Ｆｘ０ｘを形成する信号レベルによって与えられるアドレス上に論理「１」を有するべきであることを暗示する。数の中に２つの「ドント・ケア」があるので、各「ｘ」のすべての組合せにわたり、互いに組み合わせられたすべてのメモリ・ロケーションは論理「１」で初期化されるべきであり、すなわち２５６個のメモリ・ロケーションになる。
Ｔ１は、０Ａ１７からＦＡ１７までのすべてのアドレス上の論理「１」で初期化されるべきである。
Ｔ２は、Ｔ０が初期化されるのと同じように初期化されるべきである。
Ｔ３は、アドレスＢＢＤ３、すなわちただ１つのアドレス上の論理「１」で初期化されるべきである。
Ｔ３ ６７の入力５７は、たとえば、図３Ａに示された実例におけるように編成され得る。ここで、入力２５は、ユーザ制御可能な制御信号２８によって制御されるマルチプレクサ２６に接続される。図４中の実例では、入力５７は、対応する図３Ａの入力２５に接続されるが、Ｔ３の入力のカスケーディングは、対応するマルチプレクサ出力２７から次の試験及び分析モジュールの次の入力２５への接続である。図４において、接続５６はＴ３をＴ２に接続し、接続５５はＴ２をＴ１に接続し、接続５４はＴ１をＴ０に接続する。
信号レベルの変化するシーケンスに関連付けられたタイミングは、試験分析モジュールＴ０、Ｔ１、Ｔ２及びＴ３のそれぞれのインスタンス上に異なる制御信号を印加することによって制御され得る。たとえば、図２の修飾子信号１３ａ。それぞれの修飾子信号は、図１に示された入力インターフェース５０を介して試験及び分析プログラムを実行するコンピュータによってアクセス可能であり得る。
デジタル試験及び分析モジュールＴ０、Ｔ１、Ｔ２及びＴ３の各それぞれのインスタンスからのそれぞれの試験及び／又は分析ステータス信号２３は、結果アグリゲーション回路Ａｇｇ（Ａｇｇ：Ａｇｇｒｅｇａｔｉｏｎ）６１に接続される。試験及び分析に応じて、Ａｇｇ回路は、たとえば、４ポートＡＮＤゲートであり得、これは、すべての４つの入力が論理「１」である場合、出力信号６０も論理「１」であり、すなわち、試験及び分析が問題ないことを暗示する。
他の試験結果も予見され得る。したがって、図３Ａに関して説明したように、たとえば、デジタル信号入力線３１を使用することが好ましい。このようにして、デジタル試験及び分析モジュールのインスタンスのメモリは、試験及び／又は分析される回路のデジタル信号線の異なるシーケンスの試験、検証及び分析を可能にする、異なるパターンで初期化され得る。
タイミング・シーケンスは異なるタイミング状況に関係し得る。たとえば、試験及び分析対象のＡＳＩＣは、動作のサイクルを定義するクロックとともに動作する。別の可能性は、ＡＳＩＣの回路が状態機械として実装されることである。状態機械の変化は、他の条件に応じて起こり得、それの本質において非同期イベントである。別の可能性は、ＡＳＩＣのサイクルが、それぞれのサイクル内のタイミング・イベントに関連付けられたクロック・パルス（たとえばｔ０、ｔ１、ｔ２、ｔ３）を備えることである。すべてのこの実例において、本発明による試験及び分析モジュールのそれぞれのインスタンスのそれぞれの修飾子信号を制御することが可能である。
図３Ａを参照すると、たとえば、制御信号２８とのカスケード結合において使用されるマルチプレクサ２２からの出力を制御することによって、上記で説明した試験シーケンスを制御することも可能である。たとえば、マルチプレクサ２９に接続された入力線３１は接地され得る。マルチプレクサ２９からの出力はマルチプレクサ２６の入力のうちの１つに接続され、制御信号２８がデフォルトでこの入力を選択しているとき、カスケード出力は「０」を備える。次いで、試験及び分析モジュールのメモリのアドレスがアドレス「０」において論理「０」に設定された場合、試験は有効ではない。試験が実行される場合、制御信号は、２つの他のデジタル信号入力バス２４及び２５のうちの１つを選択するように構成される。
また、カスケード結合における第１の試験及び分析モジュールの制御信号２８を、第１の試験及び分析モジュールからの出力２７を受信するカスケード結合における次の試験及び分析モジュールの修飾子信号１３ａと組み合わせることが可能である。
このようにして、簡単なタイミング基準と複雑な又は条件付きタイミング基準の両方が構成され得る。
上記で説明したタイミング分析の実例は、検出された誤った信号レベル組合せが設計における純粋な論理エラーの結果でない状況を備え得る。障害は、設計における予見されなかったデジタル信号遅延信号によるものであり得る。たとえば、Ｔ３及びＴ２に関連付けられたタイミング・イベント間の検出は、Ｔ３とＴ２との間のタイミング差が十分に長い場合、論理的に正しいものであり得る。たとえば、信号変化の頻度が高い場合、クロス・トークにより、論理的（設計誤り）に根差さない誤った信号レベルが生じ得る。他の原因は、たとえば、不適当な信号線終端によるものであり得る。
したがって、修飾子信号が発行されるべきである時点への漸進的変更を使用することは本発明の範囲内である。たとえば、信号レベルの誤った解釈を克服するために、正しい論理試験が低いクロック周波数において実行され得る。そのような試験が成功したとき、クロック周波数が、たとえば、Ｔ３とＴ２との間に印加され得、間違った信号レベル組合せが検出された場合、Ｔ３とＴ２との間のタイミングは、定義されたΔｔ増分で増加し得る。Ｔ３に関連付けられた修飾子信号のための公称時点がｔｉである場合、Ｔ２のための修飾子信号を発行する時点はｔｉ＋Δｔである。試験の結果が正しいことが識別されたとき、設計者は、問題の信号線の物理的品質についての知識を有し、問題を補正するために必要な再設計を行い得る。時々、２つの連続するタイミング・イベント間の時間差を減少させることも重要であり得る。したがって、たとえば、Ｔ３のための公称時点がｔｉである場合、ｔｉ−ΔｔがＴ２のための時点になる。
増分又は減分は、試験又は分析結果が識別されるまで繰り返し実行され得る。
本発明の方法によれば、タイミング分析構成は、ＡＳＩＣ４０の回路において、試験及び分析モジュールの少なくとも第２のインスタンスとのカスケーディング構成において試験及び分析モジュールの少なくとも第１のインスタンスを構成することによって達成され得、それぞれのタイミング条件は、条件付きタイミング・イベント並びに無条件タイミング・イベントに応じてそれぞれの制御信号を発行することによって試験及び分析モジュールのそれぞれのインスタンスのそれぞれの制御信号を制御する、接続されたコンピュータ・システム中で動作する試験及び分析プログラムによって制御可能である。
上記試験構成の実例は、ただ、本発明のデジタル回路試験及び分析モジュール１０、１０ａのいくつかの簡単な基本的な可能性として与えられる。本発明の実施例のアーキテクチャのフレキシビリティは、デジタル回路試験及び分析モジュールを他の試験構成の一部として構成されないように制限しない。
さらに、デジタル回路試験及び分析モジュールが少なくとも１つのデジタル信号入力バスを有することは本発明の範囲内である。さらに、デジタル信号入力バスが少なくとも１つの信号を備えることは本発明の範囲内である。また、制御信号が少なくとも１つの信号線を備えることは本発明の範囲内である。
本発明の実施例の実例によれば、デジタル回路試験及び分析モジュール（１０、１０ａ）は、
− Ｄ個のデジタル信号を備える少なくとも１つのデジタル信号入力バスと、
− ２Ｄ×１ビット・メモリ・ロケーションを有するように構成されたメモリ（２２）と
を備え得、
− Ｄ個のデジタル信号がメモリ（２２）のそれぞれの１ビット・メモリ・ロケーションの数値読出しアドレスとして印加され、
− それぞれの１ビット・メモリ・ロケーションが、任意の時間に、少なくとも１つのデジタル入力信号バスに印加される任意のＤ個のデジタル信号レベルの組合せの試験及び／又は分析ステータスを示すビット値を用いて事前更新される。
さらに、本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）は、少なくとも１つのデジタル信号入力バスが修飾子信号（２０ａ、２０ｂ、２０ｃ、１３ａ）に関連付けられ得る。
さらに、本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）は、少なくとも１つの修飾子信号が、Ｄ個のデジタル信号レベルの対応する数値によってアドレス指定されたメモリ（２２）の１ビット・メモリ・ロケーションを修飾するように構成され得、
少なくとも１つの修飾子信号によって修飾されたメモリ（２２）からの出力信号がＤ個の組み合わせられたデジタル信号レベルの試験及び／又は分析ステータス（２３）である。
さらに、本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）は、メモリ（２２）が、２Ｅ×Ｆビット・メモリ・ワードのメモリであるように構成され、ここでＥ＜Ｄ、Ｆ＞１であり、Ｆ×Ｅビットの倍数は２Ｄに等しい。
さらに、少なくとも１つのデジタル信号入力バスが第１のバス（１３）と第２のバス（１７）とに分割され、
第２のバス（１７）が、第１のバス（１３）によってアドレス指定された長さＦの出力ワード（１８）の１ビット・セルを選択する間、第１のバス（１３）がメモリ（２２）の２Ｅメモリ・ワード（１８）のうちの１つをアドレス指定している、
本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）。
さらに、本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）は、メモリ（２２）の出力ワード（１８）がマルチプレクサ（１５）に接続され得、第２のバス（１７）が、少なくとも１つのデジタル信号入力バスの数値に関連付けられた出力ワード（１８）の１ビットを選択するマルチプレクサ（１５）の制御信号である。
さらに、本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）は、第１のデジタル信号入力バス（２１ａ）と、第２のデジタル信号入力バス（２０ｂ）と、第３のデジタル信号入力バス（２０ｃ）との、少なくとも３つのデジタル信号入力バスを備え得、
３つのデジタル信号バスがマルチプレクサ（１１）に接続され、第１の制御信号（１９）が、マルチプレクサの出力に多重化された３つのデジタル入力信号バスのうちの１つを選択し、
マルチプレクサからのデジタル信号出力がメモリ（２２）をアドレス指定する。
さらに、本発明によるデジタル回路試験及び分析モジュールは、第３のデジタル信号入力バスが、第２の制御信号（３０）によって制御されるマルチプレクサ（２９）に接続され、マルチプレクサ（２９）の入力側に接続されたデジタル入力信号が複数の他のデジタル回路試験及び分析モジュール（１０、１０ａ）からの試験及び／又は分析ステータス信号（２３）である。
さらに、本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）は、マルチプレクサ（２９）に接続された試験及び／又は分析ステータス信号（２３）のうちの少なくとも１つが、マルチプレクサ（２９）が位置するデジタル回路試験及び分析モジュール（１０、１０ａ）からのものであり得る。
さらに、本発明によるデジタル回路試験及び分析モジュールは、分析モジュール（１０、１０ａ）がＡＳＩＣ又はＳＯＣチップ回路中に埋め込まれる。
本発明の実施例の実例によれば、デジタル回路試験及び分析システムは、本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）の少なくとも１つのインスタンスを備え得る。
さらに、本発明によるデジタル回路試験及び分析モジュールは、複数のデジタル回路試験及び分析モジュール（１０、１０ａ）がカスケード結合において接続され得る。
本発明の実施例の実例によれば、デジタル回路におけるタイミング・イベントを分析する方法は、試験され、分析されるべきチップの回路中に埋め込まれた本発明によるデジタル回路試験及び分析モジュール（１０、１０ａ）の少なくとも１つのインスタンスを利用し、本方法は、
− デジタル回路試験及び分析モジュール（１０、０ａ）の少なくとも１つのインスタンスの１ビット・メモリのそれぞれの試験及び分析ステータス・ビットを構成するステップと、
− 試験及び分析モジュールの少なくとも１つのインスタンスの試験及び／又は分析ステータス（２３）を可能にする修飾子信号を構成するステップと
を含み得、修飾子信号の発行が、試験され、分析されるべき回路におけるタイミング・イベントに関連付けられる。
さらに、本発明による本方法は、複数のデジタル回路試験及び分析モジュールがカスケード結合において接続され、複数のモジュールのうちの第１のモジュールは、デジタル信号入力バス（２４、２５）上で試験され、分析されるべきデジタル信号の選択されたグループを受信するように構成され、
− 複数の試験及び分析モジュールのうちの第２のモジュールのデジタル入力バス（２４、２５）に接続されように複数の試験及び分析モジュールのうちの第１のモジュールの制御信号（２８）によって制御可能なマルチプレクサ（２６）からのデジタル信号出力バス（２７）を構成することと、
− 信号の選択されたグループの信号レベルの第１のインスタンスを検出するように複数のデジタル試験及び分析モジュールのうちの少なくとも第１のモジュールのメモリを構成することと、
− 信号の選択されたグループの信号レベルの第２のインスタンスを検出するように複数のデジタル試験及び分析モジュールのうちの少なくとも第２のモジュールのメモリを構成することと、
− 複数の試験及び分析モジュールのうちの少なくとも第１のモジュールと少なくとも第２のモジュールとからの試験及び／又は分析ステータス（２３）をアグリゲートすることとを含み、試験及び分析モジュール（１０、１０ａ）の各々が試験及び分析対象のデジタル回路の試験及び分析サイクルにおける異なるタイミング・イベントに関連付けられる。
さらに、本発明による本方法は、それぞれの試験及び／又は分析ステータス信号（２３）のアグリゲーションが、試験及び分析サイクルにおける最後のタイミング・イベントに関連付けられたデジタル試験及び分析モジュール（１０、１０ａ）のインスタンスにおいて実行され得る。
さらに、本発明による本方法は、カスケード結合におけるデジタル試験及び分析モジュールの各インスタンスからのそれぞれの試験及び／又は分析ステータス信号が、試験及び分析サイクルにおける最後のタイミング・イベントに関連付けられたデジタル試験及び分析モジュール（１０、１０ａ）のデジタル信号入力バスに接続される。
さらに、本発明による本方法は、試験されるべき回路のそれぞれのタイミング・イベントが条件付きタイミング・イベント及び／又は無条件タイミング・イベントである。
さらに、本発明による本方法は、タイミング・イベントに関連付けられた修飾子信号が発行される時点が、タイミング・イベントのための公称時点に対して定義された量で増分又は減分される。

Claims (18)

  1. − Ｄ個のデジタル信号を備える少なくとも１つのデジタル信号入力バスと、
    − ２Ｄ×１ビット・メモリ・ロケーションを有するように構成されたメモリ（２２）と
    を備える、デジタル回路試験及び分析モジュール（１０、１０ａ）であって、
    − 前記Ｄ個のデジタル信号が前記メモリ（２２）のそれぞれの１ビット・メモリ・ロケーションの数値読出しアドレスとして印加され、
    − それぞれの１ビット・メモリ・ロケーションが、任意の時間に、前記少なくとも１つのデジタル入力信号バスに印加される任意のＤ個のデジタル信号レベルの組合せの試験及び／又は分析ステータスを示すビット値で事前更新される、デジタル回路試験及び分析モジュール（１０、１０ａ）。
  2. 前記少なくとも１つのデジタル信号入力バスが修飾子信号（２０ａ、２０ｂ、２０ｃ、１３ａ）に関連付けられた、請求項１に記載のデジタル回路試験及び分析モジュール（１０、１０ａ）。
  3. 前記少なくとも１つの修飾子信号が、前記Ｄ個のデジタル信号レベルの対応する数値によってアドレス指定された前記メモリ（２２）の１ビット・メモリ・ロケーションを修飾するように構成され、
    前記少なくとも１つの修飾子信号によって修飾された前記メモリ（２２）からの出力信号が前記Ｄ個の組み合わせられたデジタル信号レベルの前記試験及び／又は分析ステータス（２３）である、請求項２に記載のデジタル回路試験及び分析モジュール（１０、１０ａ）。
  4. 前記メモリ（２２）が、２Ｅ×Ｆビット・メモリ・ワードのメモリであるように構成され、ここでＥ＜Ｄ、Ｆ＞１であり、Ｆ×Ｅビットの倍数が２Ｄに等しい、請求項１に記載のデジタル回路試験及び分析モジュール（１０、１０ａ）。
  5. 前記少なくとも１つのデジタル信号入力バスが第１のバス（１３）と第２のバス（１７）とに分割され、
    前記第２のバス（１７）が、前記第１のバス（１３）によってアドレス指定された長さＦの出力ワード（１８）の１ビット・セルを選択する間、前記第１のバス（１３）が前記メモリ（２２）の２Ｅメモリ・ワード（１８）のうちの１つをアドレス指定している、請求項４に記載のデジタル回路試験及び分析モジュール（１０、１０ａ）。
  6. 前記メモリ（２２）の出力ワード（１８）がマルチプレクサ（１５）に接続され、前記第２のバス（１７）が、前記少なくとも１つのデジタル信号入力バスの前記数値に関連付けられた前記出力ワード（１８）の１ビットを選択する前記マルチプレクサ（１５）の制御信号である、請求項５に記載のデジタル回路試験及び分析モジュール（１０、１０ａ）。
  7. 第１のデジタル信号入力バス（２１ａ）と、第２のデジタル信号入力バス（２０ｂ）と、第３のデジタル信号入力バス（２０ｃ）との、少なくとも３つのデジタル信号入力バスを備え、
    前記３つのデジタル信号バスがマルチプレクサ（１１）に接続され、第１の制御信号（１９）が、前記マルチプレクサの出力に多重化される前記３つのデジタル入力信号バスのうちの１つを選択し、
    前記マルチプレクサからのデジタル信号出力が前記メモリ（２２）をアドレス指定する、請求項１に記載のデジタル回路試験及び分析モジュール（１０、１０ａ）。
  8. 前記第３のデジタル信号入力バスが、第２の制御信号（３０）によって制御されるマルチプレクサ（２９）に接続され、前記マルチプレクサ（２９）の入力側に接続されたデジタル入力信号が複数の他のデジタル回路試験及び分析モジュール（１０、１０ａ）からの試験及び／又は分析ステータス信号（２３）である、請求項７に記載のデジタル回路試験及び分析モジュール。
  9. 前記マルチプレクサ（２９）に接続された前記試験及び／又は分析ステータス信号（２３）のうちの少なくとも１つは、前記マルチプレクサ（２９）が位置する前記デジタル回路試験及び分析モジュール（１０、１０ａ）からのものである、請求項８に記載のデジタル回路試験及び分析モジュール（１０、１０ａ）。
  10. 前記分析モジュール（１０、１０ａ）がＡＳＩＣ又はＳＯＣチップ回路中に埋め込まれた、請求項１から９までのいずれか一項に記載のデジタル回路試験及び分析モジュール。
  11. 請求項１から９までのいずれか一項に記載の少なくとも１つのデジタル回路試験及び分析モジュール（１０、１０ａ）を備える、デジタル回路試験及び分析システム。
  12. 複数のデジタル回路試験及び分析モジュール（１０、１０ａ）がカスケード結合において接続された、請求項１１に記載のデジタル試験及び分析システム。
  13. デジタル回路におけるタイミング・イベントを分析する方法であって、前記方法は、試験され、分析されるべきチップの回路中に埋め込まれた請求項１から１０に記載のデジタル回路試験及び分析モジュール（１０、１０ａ）の少なくとも１つのインスタンスを利用し、
    − 前記デジタル回路試験及び分析モジュール（１０、０ａ）の前記少なくとも１つのインスタンスの前記１ビット・メモリのそれぞれの試験及び分析ステータス・ビットを構成するステップと、
    − 前記試験及び分析モジュールの前記少なくとも１つのインスタンスの前記試験及び／又は分析ステータス（２３）を可能にする修飾子信号を構成するステップと
    を含み、前記修飾子信号の発行が、試験され、分析されるべき前記回路におけるタイミング・イベントに関連付けられた、方法。
  14. 複数のデジタル回路試験及び分析モジュールがカスケード結合において接続され、前記複数のモジュールのうちの第１のモジュールが、デジタル信号入力バス（２４、２５）上で試験され、分析されるべきデジタル信号の選択されたグループを受信するように構成され、
    − 前記複数の試験及び分析モジュールのうちの第２のモジュールのデジタル入力バス（２４、２５）に接続されるように前記複数の試験及び分析モジュールのうちの前記第１のモジュールの制御信号（２８）によって制御可能なマルチプレクサ（２６）からのデジタル信号出力バス（２７）を構成することと、
    − 信号の前記選択されたグループの信号レベルの第１のインスタンスを検出するように前記複数のデジタル試験及び分析モジュールのうちの少なくとも前記第１のモジュールの前記メモリを構成することと、
    − 信号の前記選択されたグループの信号レベルの第２のインスタンスを検出するように前記複数のデジタル試験及び分析モジュールのうちの少なくとも前記第２のモジュールの前記メモリを構成することと、
    − 前記複数の試験及び分析モジュールのうちの少なくとも前記第１のモジュールと少なくとも前記第２のモジュールとからの前記試験及び／又は分析ステータス（２３）をアグリゲートすることと
    を含み、前記試験及び分析モジュール（１０、１０ａ）の各々が試験及び分析対象の前記デジタル回路の試験及び分析サイクルにおける異なるタイミング・イベントに関連付けられた、請求項１３に記載の方法。
  15. それぞれの前記試験及び／又は分析ステータス信号（２３）の前記アグリゲーションが、前記試験及び分析サイクルにおける最後のタイミング・イベントに関連付けられた前記デジタル試験及び分析モジュール（１０、１０ａ）の前記インスタンスにおいて実行される、請求項１４に記載の方法。
  16. 前記カスケード結合における前記デジタル試験及び分析モジュールの各インスタンスからのそれぞれの試験及び／又は分析ステータス信号が、前記試験及び分析サイクルにおける前記最後のタイミング・イベントに関連付けられた前記デジタル試験及び分析モジュール（１０、１０ａ）のデジタル信号入力バスに接続された、請求項１５に記載の方法。
  17. 試験されるべき前記回路のそれぞれのタイミング・イベントが条件付きタイミング・イベント及び／又は無条件タイミング・イベントである、請求項１３から１６までのいずれか一項に記載の方法。
  18. タイミング・イベントに関連付けられた前記修飾子信号が発行される時点が、前記タイミング・イベントのための公称時点に対して定義された量で増分又は減分される、請求項１３に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113568821A (zh) * 2021-07-26 2021-10-29 北京百度网讯科技有限公司 一种ai芯片计算性能的测试方法、装置、设备、及介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4051354A (en) * 1975-07-03 1977-09-27 Texas Instruments Incorporated Fault-tolerant cell addressable array
JP2004538628A (ja) * 2001-08-07 2004-12-24 ザイリンクス　インコーポレイテッド プログラマブルロジックデバイスのための特定用途向け検査方法
JP2006344223A (ja) * 2005-06-08 2006-12-21 Altera Corp プログラマブル・デバイスの構成エラー検出の偽陽性の低減
JP2008097131A (ja) * 2006-10-06 2008-04-24 Aoi Electronics Co Ltd 回路構成情報生成装置、制御装置、回路検証システム、回路検証方法、回路構成情報生成プログラム及び制御プログラム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920001082B1 (ko) * 1989-06-13 1992-02-01 삼성전자 주식회사 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
US6751696B2 (en) * 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US5919270A (en) * 1997-08-29 1999-07-06 Credence Systems Corporation Programmable formatter circuit for integrated circuit tester
US6286114B1 (en) 1997-10-27 2001-09-04 Altera Corporation Enhanced embedded logic analyzer
KR100265764B1 (ko) * 1998-02-02 2000-10-02 윤종용 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리장치
JP2000285698A (ja) * 1999-04-01 2000-10-13 Asia Electronics Inc メモリ試験装置
JP2003196999A (ja) * 2001-12-26 2003-07-11 Ando Electric Co Ltd 半導体集積回路試験装置及び方法
US7539909B2 (en) * 2003-09-30 2009-05-26 Intel Corporation Distributed memory initialization and test methods and apparatus
US7496474B2 (en) 2005-11-16 2009-02-24 Lsi Corporation Dynamic on-chip logic analysis
KR100854497B1 (ko) * 2006-07-10 2008-08-26 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US8914681B2 (en) 2009-08-18 2014-12-16 Lexmark International, Inc. Integrated circuit including a programmable logic analyzer with enhanced analyzing and debugging capabilities and a method therefor
US8839057B2 (en) * 2011-02-03 2014-09-16 Arm Limited Integrated circuit and method for testing memory on the integrated circuit
KR101240634B1 (ko) * 2012-08-13 2013-03-11 주식회사 유니테스트 솔리드 스테이트 드라이브 테스터에서 실패 검출장치
CN106918750A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于内存插槽的测试电路板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4051354A (en) * 1975-07-03 1977-09-27 Texas Instruments Incorporated Fault-tolerant cell addressable array
JP2004538628A (ja) * 2001-08-07 2004-12-24 ザイリンクス　インコーポレイテッド プログラマブルロジックデバイスのための特定用途向け検査方法
JP2006344223A (ja) * 2005-06-08 2006-12-21 Altera Corp プログラマブル・デバイスの構成エラー検出の偽陽性の低減
JP2008097131A (ja) * 2006-10-06 2008-04-24 Aoi Electronics Co Ltd 回路構成情報生成装置、制御装置、回路検証システム、回路検証方法、回路構成情報生成プログラム及び制御プログラム

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