JP2003196999A - 半導体集積回路試験装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリ等の自動動作機能を有する
被試験対象の試験結果を、各試験項目毎に切り分けて得
ることができる半導体集積回路試験装置及び方法を提供
する。 【解決手段】 記憶内容を変更するために複数回の変更
動作を内部で行う自動動作機能が設けられた被試験メモ
リ２０の試験を行う半導体集積回路試験装置であって、
被試験メモリ２０の自動動作機能に対する試験の試験結
果を記憶する記憶領域を複数備えるメモリ１５を備え、
被試験メモリ２０の自動動作機能に対する試験の試験項
目に応じて、試験結果を記憶する記憶領域を切り替え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路試
験装置及び方法に係り、特にフラッシュメモリ等の記憶
装置の試験を行う際に用いて好適な半導体集積回路試験
装置及び方法に関する。

【０００２】

【従来の技術】記憶装置（メモリ）の一種としてのフラ
ッシュメモリは、ブロック単位でデータの書き込み、読
み出し、及び消去を行い、電源を切断してもその記憶内
容が失われない不揮発性メモリである。このフラッシュ
メモリは、記憶内容の保持に電源が不要であるため、搭
載する機器の小型化・軽量化・省電力化が可能である。
このような特徴を有する、フラッシュメモリは、携帯電
話、デジタルスチルカメラ、ＰＤＡ（Personal Data As
sistance）等の携帯性が必要とされる電子機器のみなら
ず、パーソナルコンピュータの周辺機器等の種々の用途
に用いられており、その需要は急激に増大している。

【０００３】フラッシュメモリは、その構造上、例えば
“１”のビットを“０”に書き換えることはできるが、
“０”のビットを“１”に書き換えることはできないと
いう書き込み動作の非対称性を有する。このため、デー
タの電気的な書き換えは１回の書き換え動作では成功せ
ず、複数回の書き換え動作が必要となる。フラッシュメ
モリには、上記の複数回の書き換え動作を内部で制御す
る自動動作機能が設けられる。データをフラッシュメモ
リに記憶させる場合には、記憶させるデータ及びアドレ
スをフラッシュメモリに与えた後で、自動動作機能開始
命令を与えて自動動作機能を開始させる。この自動動作
機能の動作が終了すると、記憶させたデータを読み出す
ことが可能となる。

【０００４】フラッシュメモリは、上記の自動動作機能
により特定のブロックにデータの書き換えを行っている
間はデータの書き込み中である旨を示すフラグを出力
し、また、自動動作機能により特定のブロックの記憶内
容の消去を行っている間は、消去中である旨を示すフラ
グを出力する。尚、以下の説明では、自動動作機能によ
るデータの書き込み動作を自動プログラムといい、自動
動作機能により記憶内容を消去する動作を自動消去とい
う。また、フラッシュメモリは自動プログラム又は自動
消去の動作不良が生じた場合には、その旨を示すフラグ
を出力する。

【０００５】図３は、フラッシュメモリから出力される
自動動作機能の動作状態又は実行結果を表すフラグの一
例を示す図である。図５に示した例では、フラッシュメ
モリのデータ入出力端の第５ビット目（ＤＱ５）〜第７
ビット目（ＤＱ７）の３ビットを用いてフラグが出力さ
れている。図５に示したように、自動動作機能が自動プ
ログラム中又は自動消去中である場合には、データ入出
力端の第５ビット目（ＤＱ５）からは「０」が出力さ
れ、第６ビット目（ＤＱ６）からはアウトイネーブル信
号のレベルがＨ、Ｌ、Ｈ、Ｌ、…と変化する毎にレベル
がＬ、Ｈ、Ｌ、Ｈ、…とトグル状に変化する信号が出力
される。

【０００６】また、自動プログラム中である場合には、
第７ビット目（ＤＱ７）からは書き込み用に与えたデー
タの第７ビット目（ＤＱ７）の信号の反転信号が出力さ
れ、自動消去中である場合には、データ入出力端の第７
ビット目（ＤＱ７）からは「０」が出力される。

【０００７】一方、自動動作機能による自動プログラム
が不良の場合又は自動消去が不良の場合には、データ入
出力端の第５ビット目（ＤＱ５）からは「１」が出力さ
れ、第６ビット目（ＤＱ６）からはアウトイネーブル信
号のレベルがＨ、Ｌ、Ｈ、Ｌ、…と変化する毎にレベル
がＬ、Ｈ、Ｌ、Ｈ、…とトグル状に変化する信号が出力
される。また、自動プログラム中である場合には、第７
ビット目（ＤＱ７）からは書き込み用に与えたデータの
第７ビット目（ＤＱ７）の信号の反転信号が出力され、
自動消去中である場合には、データ入出力端の第７ビッ
ト目（ＤＱ７）からは「０」が出力される。自動機能を
動作させた場合には、以上のフラグの内容に基づいて、
自動動作機能の動作状態又は実行結果を得ることができ
る。

【０００８】

【発明が解決しようとする課題】ところで、上述した自
動動作機能を有するフラッシュメモリの試験項目とし
て、データリード確認試験、自動動作中フラグ確認試
験、及び自動動作不良確認試験の３つが挙げられる。デ
ータリード確認試験は、書き込んだデータが正常に読み
出されるか否かを試験する試験項目であり、自動動作中
フラグ確認試験は自動動作機能が実行されている間に、
例えば図３に示した自動プログラム中又は自動消去中を
示すフラグが正常に出力されるか否かを試験する試験項
目であり、自動動作不良確認試験は、自動動作機能の実
行が終了したあとで、例えば図３に示した自動プログラ
ム不良又は自動消去不良を示すフラグが正常に出力され
るか否かを試験する試験項目である。

【０００９】データリード確認試験では、フラッシュメ
モリから読み出されるであろうデータを期待値とし、こ
の期待値と実際に出力されるデータとを比較してパス・
フェイルの判定を行い、比較結果が異なるビットがフェ
イルビットとされる。自動動作中フラグ確認試験では、
例えば図３に示した自動プログラム中又は自動消去中を
示すフラグを期待値とし、この期待値と実際にフラッシ
ュメモリから出力されるフラグとを比較し、比較結果が
異なるビットがフェイルビットとされる。また、自動動
作不良確認試験では、自動動作終了時に被試験対象とし
てのフラッシュメモリはデータの読み出しが可能な状態
となることから、自動動作機能が開始されてから規定時
間経過後、フラッシュメモリから読み出されるであろう
データを期待値とし、この期待値と実際に出力されるデ
ータと比較してパス・フェイルを判定し、比較結果が異
なるビットが１つでもあればフェイルとされる。

【００１０】従来、以上の３つの試験項目の試験を行う
ときには、試験時間の短縮を図るため、各試験項目に対
する試験をまとめて行い、フェイルとされたビットとそ
のアドレスのみを記憶していた。このため、例えばデー
タリード確認試験と自動動作不良確認試験では、フラッ
シュメモリから読み出されるであろうデータを期待値と
し、この期待値と実際に出力データとを比較している訳
であるが、フェイルとされたビットが例えばデータ出力
端の第５ビット目（ＤＱ５）〜第７ビット目（ＤＱ７）
に現れたときには、その原因がデータの書き込み異常に
原因があるのか、自動動作不良を示すフラグの出力異常
に原因があるのかを切り分けることができない。以上の
ように、従来は各試験項目についての試験結果を各試験
項目毎に切り分けて得ることができず、各試験項目の試
験結果を異常が生じた原因の特定のために用いることが
できなかった。

【００１１】本発明は上記事情に鑑みてなされたもので
あり、フラッシュメモリ等の自動動作機能を有する被試
験対象の試験結果を、各試験項目毎に切り分けて得るこ
とができる半導体集積回路試験装置及び方法を提供する
ことを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路試験装置は、記憶内容を変
更するために複数回の変更動作を内部で行う自動動作機
能が設けられた被試験対象（２０）の試験を行う半導体
集積回路試験装置であって、前記自動動作機能に対する
試験の試験結果を記憶する記憶領域（１５ａ〜１５ｃ）
を複数備える記憶部（１５）と、前記自動動作機能に対
する試験の試験項目に応じて、前記試験結果を記憶する
記憶領域（１５ａ〜１５ｃ）を制御する制御部（１０、
１４）とを備えることを特徴としている。この発明によ
れば、被試験対象が備える自動動作機能に対する試験の
試験結果を記憶する記憶領域を複数備える記憶部を設
け、被試験対象の自動動作機能に対する試験の試験項目
に応じて、その試験結果を記憶する記憶領域を切り替え
るようにしたため、被試験対象の試験結果を各試験項目
毎に切り分けて得ることができる。その結果、各試験項
目毎の試験結果を解析してその結果を設計及び製造プロ
セスにフィードバックし、設計及び製造プロセスの改善
を行うことにより、製造歩留まりの向上を図ることがで
きる。また、本発明の半導体集積回路試験装置は、前記
制御部（１０、１４）が、前記自動動作機能に対する試
験の試験項目を記憶する試験項目記憶部（１１ｃ）と、
前記試験項目記憶部（１１ｃ）に記憶された試験項目に
応じて、前記記憶部（１５）の前記試験結果を記憶する
記憶領域（１５ａ〜１５ｃ）を切り替えるゲート部（３
１、３２、３３）とを備えることを特徴としている。ま
た、本発明の半導体集積回路試験装置は、前記自動動作
機能に対する試験の試験項目は、前記自動動作機能によ
りデータが正常に記憶されたか否かを試験する試験項
目、前記自動動作機能が動作中である旨を示すフラグが
正常であるか否かを試験する試験項目、及び前記自動動
作機能の動作が正常に終了したか否かを試験する試験項
目を含むことを特徴としている。更に、本発明の半導体
集積回路試験装置は、前記被試験対象（２０）が、フラ
ッシュメモリであることを特徴としている。上記課題を
解決するために、本発明の半導体集積回路試験方法は、
記憶内容を変更するために複数回の変更動作を内部で行
う自動動作機能が設けられた被試験対象（２０）の試験
を行う半導体集積回路試験方法であって、前記自動動作
機能に対する試験の試験項目に応じて、前記試験結果を
記憶部（１５）の異なる記憶領域（１５ａ〜１５ｃ）に
記憶させる制御ステップを含むことを特徴としている。
また、本発明の半導体集積回路試験方法は、前記制御ス
テップが、前記自動動作機能に対して行っている試験の
試験項目を出力する試験項目出力ステップと、前記試験
項目出力ステップで出力された試験項目に応じて、前記
記憶部（１５）の前記記憶領域（１５ａ〜１５ｃ）を切
り替える切替ステップとを含むことを特徴としている。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による半導体集積回路試験装置及び方法につい
て詳細に説明する。図１は、本発明の一実施形態による
半導体集積回路試験装置の主要部の構成を示すブロック
図である。図１に示すように、本発明の一実施形態によ
る半導体集積回路試験装置は、シーケンス制御部１０、
インストラクションメモリ部１１、パターン発生部１
２、比較部１３、及び不良解析メモリ部１４を含んで構
成され、例えばワークステーション等のコンピュータシ
ステムによって作成された試験プログラムに従って試験
条件を設定しつつ被試験メモリ２０の試験を行う。

【００１４】ここで、被試験メモリ２０は、例えばフラ
ッシュメモリであり、所定の大きさ（例えば、数キロバ
イト）のブロックを単位としてデータの書き込み、読み
出し、及び消去（変更）を行う。また、被試験メモリ２
０には、データの電気的な書き換えを行うために、複数
回の書き換え動作を内部で制御し、データの書き換え終
了後又は規定回数の動作を終了した後に書き換え動作の
良否判定を行い、その結果を外部に出力する自動動作機
能が設けられているとする。

【００１５】シーケンス制御部１０は、インストラクシ
ョンメモリ部１１内に設けられたシーケンス制御命令記
憶領域１１ａに記憶されたシーケンス制御命令に従っ
て、プログラムカウンタ信号ＳＧ１を出力する。インス
トラクションメモリ部１１は、シーケンス制御命令記憶
領域１１ａ、パターン発生命令記憶領域１１ｂ、及び試
験項目記憶領域１１ｃを備える。シーケンス制御命令記
憶領域１１ａには試験プログラムに記述されたシーケン
ス制御命令が記憶され、パターン発生命令記憶領域１１
ｂにはテストプログラムに記述されたパターン発生命令
が記憶され、試験項目記憶領域１１ｃには被試験メモリ
２０に設けられた自動動作機能に対する試験項目が記憶
される。

【００１６】インストラクションメモリ部１１は、シー
ケンス制御部１０から出力されるプログラムカウンタ信
号ＳＧ１によって指定されたシーケンス制御命令記憶領
域１１ａ内のアドレスに記憶されているシーケンス制御
命令をシーケンス制御命令信号ＳＧ２として出力し、プ
ログラムカウンタ信号ＳＧ１によって指定されたパター
ン発生命令記憶領域１１ｂ内のアドレスに記憶されてい
るパターン発生命令を示すパターン発生命令信号ＳＧ３
として出力する。また、プログラムカウンタ信号ＳＧ１
によって指定された試験項目記憶領域１１ｃ内のアドレ
スに記憶されている試験項目を試験項目信号ＳＧ９とし
て出力する。尚、本実施形態では、試験項目としてデー
タリード確認試験、自動動作中フラグ確認試験、及び自
動動作不良確認試験の３つが用意されているとする。

【００１７】パターン発生部１２は、インストラクショ
ンメモリ部１１から出力されるパターン発生命令信号Ｓ
Ｇ３に従って、被試験対象としての被試験メモリ２０に
印加するためのアドレス及び試験パターンを発生し、試
験パターン信号ＳＧ４として被試験メモリ２０に出力
し、期待値を期待パターン信号ＳＧ５として比較部１３
に出力する。また、被試験メモリ２０に試験パターン信
号ＳＧ４として出力するアドレスと同一のアドレスをア
ドレス信号ＳＧ６として不良解析メモリ部１４に出力す
る。

【００１８】比較部１３は、被試験メモリ２０に試験パ
ターン信号ＳＧ４を印加して得られる出力信号ＳＧ７と
パターン発生部１２から出力される期待パターン信号Ｓ
Ｇ５との内容をビット毎に比較して、ビット毎の比較結
果を示す信号ＳＧ８を出力する。不良解析メモリ部１４
は、比較部１３の比較結果を記憶するメモリ１５を備え
ており、パターン発生部１２から出力されるアドレス信
号ＳＧ６で指定されるアドレスに比較部１３から出力さ
れる信号ＳＧ８の内容を記憶する。

【００１９】ここで、メモリ１５には、リードフェイル
ビット記憶領域１５ａ、フラグフェイルビット記憶領域
１５ｂ、及びライトフェイル記憶領域１５ｃが設けられ
ている。不良解析メモリ部１４は、インストラクション
メモリ部１１から出力される試験項目信号ＳＧ９に応じ
て、信号ＳＧ８の内容を記憶させる記憶領域を切り替え
る。

【００２０】上記リードフェイルビット記憶領域１５ａ
には、データリード確認試験の試験結果、つまり被試験
メモリ２０の自動動作機能により試験パターン（デー
タ）が正常に記憶されたか否かを示す情報、即ち被試験
メモリ２０に書き込んだ試験パターンとそれを読み出し
た結果との各ビット毎の一致、不一致を示す情報（フェ
イルビット情報）が記憶される。

【００２１】フラグフェイルビット記憶領域１５ｂに
は、自動動作中フラグ確認試験の試験結果、つまり被試
験メモリ２０の自動動作機能が動作中である旨を示すフ
ラグが正常であるか否かを示す情報、即ち被試験メモリ
２０の自動動作機能が動作している最中に出力されるべ
きフラグと実際に出力されるフラグとの各ビット毎の一
致、不一致を示す情報が記憶される。また、ライトフェ
イル記憶領域１５ｃには、自動動作不良確認試験の試験
結果、つまり被試験メモリ２０の自動動作機能の動作が
正常に終了したか否かを示す情報が記憶される。

【００２２】次に、不良解析メモリ部１４の内部構成に
ついて説明する。図２は、不良解析メモリ部１４の内部
構成の一例を示すブロック図である。図２に示したよう
に、メモリ１５のリードフェイルビット記憶領域１５
ａ、フラグフェイルビット記憶領域１５ｂ、及びライト
フェイル記憶領域１５ｃ各々に対して、ゲート回路３
１、ゲート回路３２、及びゲート回路３３がそれぞれ設
けられており、ゲート回路３１，３２，３３各々にはイ
ンストラクションメモリ部１１から出力される試験項目
信号ＳＧ９が供給されている。

【００２３】ゲート回路３１は被試験メモリ２０のデー
タビット数と同数以上設けられており、各々のゲート回
路３１には比較部１３の出力端の各ビットが接続されて
いる。各々のゲート回路３１は試験項目信号ＳＧ９とし
てデータリード確認試験の試験項目が出力された場合に
開状態となり、アドレス信号ＳＧ６で示されるリードフ
ェイルビット記憶領域１５ａ内のアドレスに、比較部１
３から出力される信号ＳＧ８の各ビット毎の内容が記憶
される。

【００２４】ゲート回路３２は被試験メモリ２０のデー
タビット数と同数以上設けられており、各々のゲート回
路３２には比較部１３の出力端の各ビットが接続されて
いる。各々のゲート回路３２は試験項目信号ＳＧ９とし
て自動動作中フラグ確認試験の試験項目が出力された場
合に開状態となり、アドレス信号ＳＧ６で示されるフラ
グフェイルビット記憶領域１５ｂ内のアドレスに、比較
部１３から出力される信号ＳＧ８の各ビット毎の内容が
記憶される。

【００２５】ゲート回路３３は１つだけ設けられてお
り、その入力端にはＯＲ回路３４の出力端が接続されて
いる。ＯＲ回路３４は、比較部１３の出力端の各ビット
が入力端に接続されている。ゲート回路３３は試験項目
信号ＳＧ９として自動動作不良確認試験の試験項目が出
力された場合に開状態となり、アドレス信号ＳＧ６で示
されるライトフェイル記憶領域１５ｃ内のアドレスに、
ＯＲ回路３４から出力される信号の内容が記憶される。
つまり、ライトフェイル記憶領域１５ｃには、比較部１
３の比較結果がフェイルであるビットが１つでもあった
場合には、フェイルが記憶される。

【００２６】上記構成において、試験が開始される前
に、まずメモリ１５が初期化されて、記憶内容が全て
「０」とされる。また、試験プログラムに従って、イン
ストラクションメモリ部１１のシーケンス制御命令記憶
領域１１ａにシーケンス制御命令が記憶され、パターン
発生命令記憶領域１１ｂにパターン発生命令が記憶さ
れ、試験項目記憶領域１１ｃに被試験メモリ２０に設け
られた自動動作機能に対する試験項目が記憶される。
尚、以下の試験では、自動動作中フラグ確認試験、自動
動作不良確認試験、及びデータリード確認試験の順で試
験が行われるものとする。

【００２７】試験が開始されて、シーケンス制御部１０
からインストラクションメモリ部１１にプログラムカウ
ンタ信号ＳＧ１が出力されると、インストラクションメ
モリ部１１からパターン発生部１２に対してパターン発
生命令信号ＳＧ３が出力される。また、インストラクシ
ョンメモリ部１１から不良解析メモリ部１４に対して試
験項目信号ＳＧ９が出力される（試験項目出力ステッ
プ）。ここで、出力される試験項目信号ＳＧ９は、自動
動作中フラグ確認試験の試験項目を示すものである。こ
の試験項目信号ＳＧ９が出力されると、不良解析メモリ
１４中のゲート回路３２の全てが開状態となる（切替ス
テップ）。

【００２８】パターン発生部１２は、パターン発生命令
ＳＧ３が入力されると、試験パターン信号ＳＧ４を被試
験メモリ２０に出力するとともに、自動動作中フラグ確
認試験のための期待値を示す期待パターン信号ＳＧ５を
比較部１３に出力し、更に不良解析メモリ部１４に対し
てアドレス信号ＳＧ６を出力する。

【００２９】被試験メモリ２０に試験パターン信号ＳＧ
４が印加され、シーケンス制御部１０から被試験メモリ
２０に対して自動動作を開始させる命令が出力される
と、被試験メモリ２０の自動動作機能が動作状態とな
り、印加された試験パターンＳＧ４に含まれるアドレス
に、試験パターンＳＧ４に含まれる試験を書き込む動
作、つまり自動プログラムが行われる。

【００３０】自動動作機能が自動プログラム中であると
きには、被試験メモリ２０から比較部１３に対してフラ
グ（例えば図３中に示したフラグ）が出力信号ＳＧ７と
して出力され、比較部１３はこの出力信号ＳＧ７と期待
パターン信号ＳＧ５とを各ビット毎に比較し、比較結果
を信号ＳＧ８として出力される。比較部１３からの信号
ＳＧ８は不良解析メモリ部１４に出力され、開状態とな
っているゲート回路３２を介して、フラグフェイルビッ
ト記憶領域１５ｂ内であって、アドレス信号ＳＧ６で指
定されるアドレスに記憶される。

【００３１】次に、被試験メモリ２０の自動動作機能の
動作時間として予め定められた規定時間が経過し、自動
動作不良確認試験を行う場合には、シーケンス制御部１
０の制御の下で、インストラクションメモリ部１１から
パターン発生部１２に対してパターン発生命令信号ＳＧ
３が出力されるとともに、不良解析メモリ部１４に対し
て試験項目信号ＳＧ９が出力される（試験項目出力ステ
ップ）。ここで、出力される試験項目信号ＳＧ９は、自
動動作不良確認試験の試験項目を示すものである。この
試験項目信号ＳＧ９が出力されると、不良解析メモリ１
４中のゲート回路３３開状態となる（切替ステップ）。

【００３２】パターン発生部１２は、パターン発生命令
ＳＧ３が入力されると、自動動作不良確認試験のための
期待値を示す期待パターン信号ＳＧ５を比較部１３に出
力し、不良解析メモリ部１４に対してアドレス信号ＳＧ
６を出力する。自動動作不良確認試験のための期待値と
しては、例えば上記の自動動作で被試験メモリ２０に書
き込んだ試験パターンと同一のパターンが用いられる。

【００３３】比較部１３は、被試験メモリ２０から出力
される出力信号ＳＧ７と期待パターン信号ＳＧ５とをビ
ット毎に比較し、その比較結果を信号ＳＧ８として出力
する。比較部１３からの信号ＳＧ８は不良解析メモリ部
１４に出力され、ＯＲ回路３４による演算がされて、開
状態となっているゲート回路３３を介して、ライトフェ
イルビット記憶領域１５ｃ内であって、アドレス信号Ｓ
Ｇ６で指定されるアドレスに記憶される。

【００３４】次に、データリード確認試験を行う場合に
は、シーケンス制御部１０の制御の下で、インストラク
ションメモリ部１１からパターン発生部１２に対してパ
ターン発生命令信号ＳＧ３が出力されるとともに、不良
解析メモリ部１４に対して試験項目信号ＳＧ９が出力さ
れる（試験項目出力ステップ）。ここで、出力される試
験項目信号ＳＧ９は、データリード確認試験の試験項目
を示すものである。この試験項目信号ＳＧ９が出力され
ると、不良解析メモリ１４中のゲート回路３1開状態と
なる（切替ステップ）。

【００３５】パターン発生部１２は、パターン発生命令
ＳＧ３が入力されると、被試験メモリ２０の読み出しア
ドレスを含む試験パターンＳＧ４を被試験メモリ２０へ
出力し、データリード確認試験のための期待値を示す期
待パターン信号ＳＧ５を比較部１３に出力し、更に不良
解析メモリ部１４に対してアドレス信号ＳＧ６を出力す
る。データリード確認試験のための期待値としては、例
えば上記の自動動作で被試験メモリ２０に書き込んだ試
験パターンと同一のパターンが用いられる。

【００３６】シーケンス制御部１０から被試験メモリ２
０の読み出しを開始させる命令が出力されると、試験パ
ターン信号ＳＧ４に含まれるアドレスに記憶されていた
内容が、被試験メモリ２０から出力信号ＳＧ７として出
力される。比較部１３は、被試験メモリ２０から出力さ
れる出力信号ＳＧ７と期待パターン信号ＳＧ５とをビッ
ト毎に比較し、その比較結果を信号ＳＧ８として出力す
る。比較部１３からの信号ＳＧ８は不良解析メモリ部１
４に出力され、開状態となっているゲート回路３１を介
して、リードフェイルビット記憶領域１５ａ内であっ
て、アドレス信号ＳＧ６で指定されるアドレスに記憶さ
れる。

【００３７】以上説明した動作を行って、各試験項目毎
の試験結果を示す情報が、試験項目に応じてメモリ１５
内の異なる領域に記憶される。メモリ１５の各領域に記
憶された試験結果を示す情報は、試験を終了したときに
図示せぬワークステーション等のコンピュータシステム
によって読み出されて解析される。この解析結果は、被
試験メモリ２０の設計及び製造プロセスにフィードバッ
クされて、設計及び製造プロセスの改善を行うことによ
り、製造歩留まりの向上が図られる。

【００３８】以上、本発明の一実施形態による半導体集
積回路試験装置及び方法について説明したが、本発明は
上記実施形態に制限されることなく、本発明の範囲内で
自由に変更が可能である。例えば、上記実施形態では、
メモリ１５内に複数の領域を設けて各試験項目毎の試験
結果を示す情報を異なる領域に記憶させていたが、メモ
リ１５を複数設けて試験項目毎の試験結果を示す情報を
各メモリ毎に記憶させるようにしても良い。更に、試験
項目としては上述したデータリード確認試験、自動動作
中フラグ確認試験、及び自動動作不良確認試験に限られ
る訳ではなく、種々の試験項目に対応することが可能で
ある。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
被試験対象が備える自動動作機能に対する試験の試験結
果を記憶する記憶領域を複数備える記憶部を設け、被試
験対象の自動動作機能に対する試験の試験項目に応じ
て、その試験結果を記憶する記憶領域を切り替えるよう
にしたため、被試験対象の試験結果を各試験項目毎に切
り分けて得ることができるという効果がある。その結
果、各試験項目毎の試験結果を解析してその結果を設計
及び製造プロセスにフィードバックし、設計及び製造プ
ロセスの改善を行うことにより、製造歩留まりの向上を
図ることができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体集積回路試
験装置の主要部の構成を示すブロック図である。

【図２】 不良解析メモリ部１４の内部構成の一例を示
すブロック図である。

【図３】 フラッシュメモリから出力される自動動作機
能の動作状態又は実行結果を表すフラグの一例を示す図
である。

【符号の説明】

１０ シーケンス制御部（制御部） １１ｃ 試験項目記憶領域（試験項目記憶
部） １４ 不良解析メモリ部（制御部） １５ メモリ １５ａ リードフェイルビット記憶領域
（記憶領域） １５ｂ フラグフェイルビット記憶領域
（記憶領域） １５ｃ ライトフェイル記憶領域（記憶領
域） ２０ 被試験メモリ（被試験対象） ３１，３２，３３ ゲート回路（ゲート部）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 記憶内容を変更するために複数回の変更
   動作を内部で行う自動動作機能が設けられた被試験対象
   の試験を行う半導体集積回路試験装置であって、 前記自動動作機能に対する試験の試験結果を記憶する記
   憶領域を複数備える記憶部と、 前記自動動作機能に対する試験の試験項目に応じて、前
   記試験結果を記憶する記憶領域を制御する制御部とを備
   えることを特徴とする半導体集積回路試験装置。
2. 【請求項２】 前記制御部は、前記自動動作機能に対す
   る試験の試験項目を記憶する試験項目記憶部と、 前記試験項目記憶部に記憶された試験項目に応じて、前
   記記憶部の前記試験結果を記憶する記憶領域を切り替え
   るゲート部とを備えることを特徴とする請求項１記載の
   半導体集積回路試験装置。
3. 【請求項３】 前記自動動作機能に対する試験の試験項
   目は、前記自動動作機能によりデータが正常に記憶され
   たか否かを試験する試験項目、前記自動動作機能が動作
   中である旨を示すフラグが正常であるか否かを試験する
   試験項目、及び前記自動動作機能の動作が正常に終了し
   たか否かを試験する試験項目を含むことを特徴とする請
   求項１又は請求項２記載の半導体集積回路試験装置。
4. 【請求項４】 前記被試験対象は、フラッシュメモリで
   あることを特徴とする請求項１から請求項３の何れか一
   項に記載の半導体集積回路試験装置。
5. 【請求項５】 記憶内容を変更するために複数回の変更
   動作を内部で行う自動動作機能が設けられた被試験対象
   の試験を行う半導体集積回路試験方法であって、 前記自動動作機能に対する試験の試験項目に応じて、前
   記試験結果を記憶部の異なる記憶領域に記憶させる制御
   ステップを含むことを特徴とする半導体集積回路試験方
   法。
6. 【請求項６】 前記制御ステップは、前記自動動作機能
   に対して行っている試験の試験項目を出力する試験項目
   出力ステップと、 前記試験項目出力ステップで出力された試験項目に応じ
   て、前記記憶部の前記記憶領域を切り替える切替ステッ
   プとを含むことを特徴とする請求項５記載の半導体集積
   回路試験方法。