KR20030085466A - 반도체 집적 회로 장치 - Google Patents

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KR20030085466A
KR20030085466A KR10-2003-0001948A KR20030001948A KR20030085466A KR 20030085466 A KR20030085466 A KR 20030085466A KR 20030001948 A KR20030001948 A KR 20030001948A KR 20030085466 A KR20030085466 A KR 20030085466A
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구로다사치에
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명의 목적은, 실시간 테스트 등의 이점을 유지하면서, 테스트 기능에 관계되는 구성을 간략화하여 회로 규모를 축소할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
테스트 대상인 DRAM 메모리 어레이(2a)와, 동작 모드가 테스트 모드로 설정되면, DRAM 메모리 어레이(2a)에 대하여 테스트 데이터의 기록·판독을 실시하는 ALPG(4)와, ALPG(4)에 의한 데이터 기록·판독시에 메모리 셀에 유지된 데이터를 판독하여, DRAM 메모리 어레이(2a)내의 불량 부분의 위치 판정 및 해당 불량 부분을 치환해야 할 용장 구성부를 해석하는 CPU(6)와, CPU(6)의 테스트 모드에서의 상기 동작의 실행 코드, 불량 판정 결과 및 해석 결과를 저장하는 CPU용 SRAM(7)을 구비한다.

Description

반도체 집적 회로 장치{REPAIR ANALYZER OF DRAM IN SEMICONDUCTOR INTEGRATED CIRCUIT USING BUILT-IN CPU}
본 발명은 시스템 LSI 등의 반도체 집적 회로 장치에 관한 것으로, 특히 반도체 집적 회로 장치에 내장된 중앙 처리 장치(CPU)에 의한 반도체 집적 회로 장치내의 DRAM의 구제 해석 장치에 관한 것이다.
도 9는 DRAM의 BIST(Built-in Self Test) 회로를 갖는 종래의 반도체 집적 회로 장치의 개략적인 구성을 도시하는 도면이고, 도 10은 도 9중의 BIST 회로에 의한 DRAM의 불량 구제 해석을 실시하는 구성을 도시하는 도면이다. 도면에 있어서, (100)은 반도체 집적 회로 장치로서, DRAM 코어(101), BIST 회로(104)나 논리 회로부(107) 등을 하나의 칩내에 구비하여 구성된다. (101)은 DRAM 코어로서, 워드선과 비트선의 격자(格子)점상에 메모리 셀을 배치하여 이루어지는 DRAM 메모리 어레이, 해당 DRAM 메모리 어레이상의 메모리 셀을 선택하는 컬럼·로우 디코더, 워드 드라이버나 비트선 선택 회로, 메모리 셀로부터의 판독 데이터를 증폭하여 출력하는 센스 앰프 등을 포함하여 구성된다. 또한, DRAM 코어(101)는 DRAM 메모리 어레이내에 존재하는 불량 메모리 셀을 구제하기 위한 스페어 로우 및 스페어 로우 디코더와, 스페어 컬럼 및 스페어 컬럼 디코더를 포함하는 것으로 한다.
(102)는 ALPG용 메모리로서, 테스트 벡터 및 이것을 적절히 이용하여 DRAM 메모리 어레이에 대한 테스트를 실행하는 액세스 패턴 프로그램을 저장한다. 여기서, 테스트 벡터는 입력 벡터와 기대되는 출력 벡터(기대값)를 테스트 프로그램 언어로 기술한 프로그램이다. 또한, 액세스 패턴 프로그램(메인 프로그램)은 테스트시에 있어서의 테스트 기능에 관계되는 각 구성부의 동작 제어 순서를 기술한 프로그램이다. 이 액세스 패턴 프로그램을 ALPG(103)가 실행함으로써, 테스트 사양에따른 입력 신호열과 그 기대되는 응답 출력 신호열(기대값 데이터)로 이루어지는 테스트 패턴으로서 테스트 벡터가 이용된다. 또한, 이들 테스트 패턴과 액세스 패턴 프로그램으로 테스트 프로그램이 구성된다.
(103)은 DRAM 테스트를 위한 어드레스, 데이터를 연산 회로를 이용하여 발생하는 ALPG(ALgorithmic Pattern Generator)로서, 테스트 프로그램을 실행하여 소정의 비트 패턴을 갖는 테스트 패턴 데이터를 생성해서 DRAM 코어(101)내의 메모리 셀로의 기록을 실행한다. (104)는 BIST 회로로서, ALPG용 메모리(102), ALPG(103), 불량 구제 해석기(105) 및 불량 해석용 메모리(106)로 구성된다. (105)는 불량 구제 해석기로서, ALPG(103)에 의해서 DRAM 메모리 셀 어레이에 기록된 테스트 패턴 데이터가 정상으로 판독되는지 여부를 판정하여 불량 메모리 셀에 관한 정보의 압축 정보 RD를 생성한다. 또한, 불량 구제 해석기(105)는 DRAM의 출력 데이터와 기대값을 논리 비교하는 비교기나 불량 정보를 압축하는 테스트 출력압축기 등으로 구성된다. 여기서, 테스트 출력 압축기로서는 테스트 사양에 따른 하드웨어가 이용되며, 일반적으로 카운터나 LFSR(Linear Feedback Shift Register) 등으로 구성된다.
(106)은 DRAM의 전체 메모리 영역에 대한 테스트 결과로서 얻어진 불량 메모리 셀에 관한 압축 정보를 저장하는 불량 해석용 메모리로서, 수시로 데이터의 기록·판독 가능한 SRAM이 이용된다. (107)은 반도체 집적 회로 장치(100)의 논리 연산 처리를 실행하는 논리 회로부로서, CPU(108)나 SRAM(109), 동작 모드의 결정이나 CPU(108)로부터의 명령 코드를 기억하는 제어 레지스터 등으로 구성된다.(108)은 CPU, (109)는 CPU용 SRAM으로서, CPU(108)에 의한 통상의 유저 프로그램의 실행 코드를 일시 기억한다. (110)은 기록 회로로서, LSI 테스터 등의 외부 테스트 장치로부터 액세스 패턴 프로그램을 읽어들여 ALPG용 메모리(102)에 저장한다. (111)은 불량 구제시에 레이저 트리밍되는 LT-퓨즈이다.
다음에 동작에 대하여 설명한다.
먼저, 각종 테스트 모드에 대응한 복수의 테스트 벡터를 기억하는 ALPG용 메모리(102)에 대하여, 기록 회로(110)를 거쳐서 LSI 테스터 등의 외부 테스트 장치로부터 테스트 사양에 따른 액세스 패턴 프로그램을 저장한다. 이후, BIST 회로(104)내의 도시하지 않은 제어 레지스터의 소정 비트에 테스트 개시를 나타내는 논리값이 기록되면, ALPG(103)는 ALPG용 메모리(102)로부터 테스트 프로그램을 판독하여, 이들에 따른 액세스 타이밍 및 테스트 패턴 데이터를 발생해서 DRAM 메모리 어레이로의 액세스를 개시한다. 여기서는, 예컨대 ALPG(103)가 DRAM 메모리 셀 어레이의 하나의 메모리 셀에 대하여 기록·판독 액세스를 복수회 반복하는 것으로 한다.
구체적으로는, 기록 액세스에 있어서, ALPG(103)가, 액세스 패턴 프로그램에 기술된 액세스 타이밍에 따라 데이터 기록 대상의 메모리 셀의 어드레스를 특정하는 어드레스 신호를 생성하여, DRAM 코어(101)내의 컬럼·로우 디코더에 송출한다. 컬럼·로우 디코더는 ALPG(103)으로부터의 어드레스 신호를 해독하여, DRAM 메모리 어레이상의 어드레스 정보로 변환한다. 이 어드레스 정보는 워드 드라이버나 비트선 선택 회로에 송출되어, 데이터 기록 대상의 메모리 셀이 선택된다. 이렇게 하여 선택된 각 메모리 셀에 대해, ALPG(103)가 테스트 패턴 데이터를 기록한다. 한편, 판독 액세스에서는 상기와 마찬가지로 대상 메모리 셀을 선택하여, ALPG(103)가 데이터 판독을 행한다.
계속해서, 하나의 메모리 셀에 대한 복수회의 액세스가 완료되면, 불량 구제 해석기(105)는 ALPG(103)으로부터의 어드레스 신호에 의해 특정되는 메모리 셀의 기억 데이터를 검출하여, 해당 메모리 셀로부터의 출력 데이터로서 입력한다. 이때, 불량 구제 해석기(105)는 ALPG(103)으로부터 입력한 기대값 데이터와 해당 출력 데이터를 논리 비교한다.
여기서, 양자가 일치하지 않아 해당 메모리 셀에 어떠한 결함이 있다고 판정하면, 불량 구제 해석기(105)는 해당 불량 메모리 셀에 관한 정보를 기초로 하여, DRAM 메모리 어레이내에서 상기 불량 메모리 셀을 효율적으로 구제하는 로우 또는 컬럼을 결정하는 치환 어드레스의 세트(용장 구제해(救濟解))를 구한다. 여기서, 불량 메모리 셀에 관한 정보(이하, 불량 정보라고 함)란, 불량 메모리 셀의 DRAM 메모리 어레이상에서의 어드레스 위치를 특정하는 어드레스 정보나 그 불량 상태를 나타내는 지표 등이다. 불량 상태를 나타내는 지표로서는, 예컨대 복수회의 액세스에서 모두 H 레벨로 일치하고 있는지, L 레벨로 일치하여 있는지, 이들이 혼합되어 있는지(하이 임피던스)를 나타내는 비트 데이터를 생각할 수 있다.
해당 불량 메모리 셀에 대해서 구한 용장 구제해에 근거하여, 불량 구제 해석기(105)는 상기 불량 정보를 구제 단위로 압축한 압축 정보를 생성한다. 예컨대, 해당 DRAM 메모리 어레이가 불량 메모리 셀을 포함하는 비트 라인 단위로 용장구제를 실행하는 구성을 갖고 있으면, 동일 라인상에서 어드레스가 서로 다른 복수의 메모리 셀에 관한 불량 정보를 하나의 데이터로 치환함으로써 데이터 압축된다. 이렇게 하여 얻어진 압축 정보는 해당 판독 액세스에서의 일련의 동작으로서 불량 해석용 메모리(106)에 저장된다.
이후, 불량 구제 해석기(105)는 테스트 대상의 DRAM 메모리 어레이의 모든 메모리 셀에 대해서 테스트를 실행하여, 발견된 불량 정보를 압축 정보로서 불량 해석용 메모리(106)에 점차 저장한다.
테스트 대상의 DRAM 메모리 어레이의 모든 메모리 셀에 대한 테스트가 완료되면, BIST 회로(104)내의 도시하지 않은 제어 레지스터의 상기 소정 비트에 테스트 종료를 나타내는 논리값이 기록되고, 테스트 처리가 종료된다. 계속해서, 불량 구제 해석기(105)는 논리 회로부(107)내의 CPU(108)에 불량 해석용 메모리(106)에 축적된 압축 정보를 해석시켜, LT-퓨즈(111)중에서 레이저 트리밍해야 할 부분을 지정하는 구제 코드를 구한다. 해당 구제 코드를 LSI 테스터 등의 외부 테스트 장치에 의해서 판독하여, 실제의 불량 구제가 실시된다.
종래의 반도체 집적 회로 장치는 이상과 같이 구성되어 있기 때문에, 테스트에만 사용되는 불량 해석용 메모리(106)나 불량 구제 해석기(105) 등의 존재에 의해서 불가피하게 회로 규모가 증대한다고 하는 문제가 있었다.
예컨대, 불량 구제 해석기(105)는 DRAM 메모리 어레이의 내부 어드레스에 대응한 어드레스에 대하여, 해당 어드레스에 대응하는 메모리 셀의 불량 정보를 하나씩 기억하게 된다. 이것은 DRAM 메모리 어레이의 내부 불량 정보를 불량 해석용 메모리(106)상에 재현시키는 것에 상당한다. 이 때문에, 불량 해석용 메모리(106)는 불량 정보의 개수에 관계없이, 테스트 대상의 DRAM 메모리 어레이에 대하여 취득해야 하는 어드레스에 따른 기억 용량이 필요하게 된다. 즉, 하나의 반도체 집적 회로 장치내에 거의 동일한 기억 용량의 내장 메모리가 존재하게 된다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, CPU에 의한 소프트웨어 처리에 의해 반도체 기억 장치의 불량 구제 해석을 함으로써 실시간 테스트 등의 이점을 유지하면서, 테스트 기능에 관계되는 구성을 간략화하여 회로 규모를 축소할 수 있는 반도체 집적 회로 장치를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로 장치의 개략적인 구성을 도시하는 도면,
도 2는 도 1중의 반도체 집적 회로 장치의 DRAM의 불량 구제 해석을 실시하는 구성을 도시하는 도면,
도 3은 도 1중의 반도체 집적 회로 장치의 동작을 나타내는 흐름도,
도 4는 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 개략적인 구성을 도시하는 도면,
도 5는 도 4중의 반도체 집적 회로 장치의 DRAM의 불량 구제 해석을 실시하는 구성을 도시하는 도면,
도 6은 도 4중의 반도체 집적 회로 장치의 동작을 나타내는 흐름도,
도 7은 본 발명의 실시예 3에 따른 반도체 집적 회로 장치의 개략적인 구성을 도시하는 도면,
도 8은 도 7중의 반도체 집적 회로 장치의 DRAM의 불량 구제 해석을 실시하는 구성을 도시하는 도면,
도 9는 종래의 반도체 집적 회로 장치의 개략적인 구성을 도시하는 도면,
도 10은 도 9중의 BIST 회로에 의한 DRAM의 불량 구제 해석을 실시하는 구성을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 집적 회로 장치2 : DRAM 코어(반도체 기억 장치)
2a : DRAM 메모리 어레이(반도체 기억 장치)
3 : ALPG용 메모리4 : ALPG(테스트 액세스부)
5 : 논리 회로부6 : CPU(중앙 처리 장치)
7 : SRAM(기억부)7a : 프로그램 메모리 영역
7b : ES 메모리 영역7c : RC 메모리 영역
8 : 기록 회로9 : LT-퓨즈
10 : TIC11 : 제어 레지스터
12 : 버퍼 메모리13 : 불량 판정 플래그
14 : 비교 회로(비교 회로부)15 : 선택기
16 : 구제 라인 플래그
본 발명에 따른 반도체 집적 회로 장치는, 복수의 메모리 셀로 이루어지고, 불량 부분을 치환하여 구제하는 용장 구성부를 갖는 반도체 기억 장치와, 동작 모드가 테스트 모드로 설정되면, 반도체 기억 장치내의 메모리 셀에 대하여 테스트 데이터의 기록·판독을 실시하는 테스트 액세스부와, 테스트 액세스부에 의한 데이터 기록·판독시에 메모리 셀에 유지된 데이터를 재차 판독하여, 반도체 기억 장치내의 불량 부분의 위치 판정 및 해당 불량 부분을 치환해야 할 용장 구성부를 해석하는 중앙 처리 장치와, 중앙 처리 장치의 테스트 모드에서의 동작의 실행 코드,불량 판정 결과 및 해석 결과를 저장하는 기억부를 구비하는 것이다.
본 발명에 따른 반도체 집적 회로 장치는, 테스트 액세스부에 의한 데이터 기록·판독시에 메모리 셀에 유지된 데이터와 그 기대값과의 비교를 행하는 비교 회로부와, 용장 구성부의 치환 단위에 대응하는 메모리 블럭마다 불량 유무가 설정되는 불량 판정 플래그를 구비하며, 중앙 처리 장치가, 비교 회로부에 의한 비교 결과가 일치하지 않아 불량 판정 플래그에서 불량이 있다고 설정된 메모리 블럭내의 메모리 셀에 대해서만 데이터의 판독을 재차 실행하여, 해당 메모리 블럭내의 불량 부분의 위치 판정 및 해당 불량 부분을 치환해야 할 용장 구성부를 해석하는 것이다.
본 발명에 따른 반도체 집적 회로 장치는, 반도체 기억 장치가 행렬 형상으로 각각 배치시킨 비트선 및 워드선과 이들 격자점상에 배치한 복수의 메모리 셀로 이루어지고, 테스트 액세스부에 의한 메모리 셀에 대한 데이터 기록·판독시에, 불량 부분이 소정수 이상 존재한 비트선 및/또는 워드선을 특정하는 정보가 설정되는 구제 라인 플래그를 구비하며, 중앙 처리 장치가, 구제 라인 플래그에 설정된 비트선 및/또는 워드선을 치환해야 할 용장 구성부의 해석을 우선적으로 실행하여, 해당 비트선 및/또는 워드선에 대한 불량 부분의 위치 판정을 하지 않는 것이다.
본 발명에 따른 반도체 집적 회로 장치의 테스트 방법은, 복수의 메모리 셀로 이루어지고, 불량 부분을 치환하여 구제하는 용장 구성부를 갖는 반도체 기억 장치와, 동작 모드가 테스트 모드로 설정되면, 반도체 기억 장치내의 메모리 셀에 대하여 테스트 데이터의 기록·판독을 행하는 테스트 액세스부를 구비한 반도체 집적 회로 장치의 테스트 방법에 있어서, 중앙 처리 장치의 실행 코드를 저장하는 기억부에 테스트 모드에서의 동작의 실행 코드를 저장해 두고, 해당 테스트 모드에서의 실행 코드에 따라서, 중앙 처리 장치가, 테스트 액세스부에 의한 데이터 기록·판독시에 메모리 셀에 유지된 데이터를 재차 판독하여 반도체 기억 장치내의 불량 부분의 위치 판정을 실행하는 불량 판정 단계와, 중앙 처리 장치가, 불량 판정 단계에서 구해진 불량 부분을 치환해야 할 용장 구성부를 해석해서, 해당 해석 결과 및 불량 부분의 위치 판정 결과를 기억부에 저장하는 구제 해석 단계를 포함하는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 일 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로 장치의 개략적인 구성을 도시하는 도면이다. 도면에 있어서, (1)은 실시예 1에 따른 반도체 집적 회로 장치로서, DRAM 코어(2), ALPG용 메모리(3), ALPG(4)나 논리 회로부(5) 등을 하나의 칩내에 구비하여 구성된다. (2)는 DRAM 코어(반도체 기억 장치)로서, 워드선과 비트선과의 격자점상에 메모리 셀을 배치하여 이루어지는 DRAM 메모리 어레이, 해당 DRAM 메모리 어레이상의 메모리 셀을 선택하는 컬럼·로우 디코더, 워드 드라이버나 비트선 선택 회로, 메모리 셀로부터의 판독 데이터를 증폭하여 출력하는 센스앰프 등을 포함하여 구성된다. 또한, DRAM 코어(2)는 DRAM 메모리 어레이내에 존재하는 불량 메모리 셀을 구제하기 위한 스페어 로우 및 스페어 로우 디코더와, 스페어 컬럼 및 스페어 컬럼 디코더를 포함하는 것으로 한다.
(3)은 ALPG(4)의 실행 코드(소위 기계어 코드)의 저장 영역인 ALPG용 메모리로서, 테스트 벡터 및 이것을 적절히 이용하여 DRAM 메모리 어레이에 대한 테스트를 실행하는 액세스 패턴 프로그램을 저장한다. 여기서, 테스트 벡터는 입력 벡터와 기대되는 출력 벡터(기대값)를 테스트 프로그램 언어로 기술한 프로그램이다. 또한, 액세스 패턴 프로그램(메인 프로그램)은 테스트시에 있어서의 테스트 기능에 관계되는 각 구성부의 동작 제어 순서를 기술한 프로그램이다. 이 액세스 패턴 프로그램을 ALPG(4)이 실행함으로써, 테스트 사양에 따른 입력 신호열과 그 기대되는 응답 출력 신호열(기대값 데이터)로 이루어지는 테스트 패턴으로서 테스트 벡터가 이용된다. 또한, 이들 테스트 패턴과 액세스 패턴 프로그램으로 테스트 프로그램이 구성된다.
(4)는 DRAM 테스트를 위한 어드레스, 데이터를 연산 회로를 이용하여 발생하는 ALPG(테스트 액세스부)로서, 테스트 프로그램을 실행하여 소정의 비트 패턴을 갖는 테스트 패턴 데이터를 생성해서 DRAM 코어(2)내의 메모리 셀로의 기록을 실행한다. (5)는 반도체 집적 회로 장치(1)의 논리 연산 처리를 실행하는 논리 회로부로서, CPU(6)나 SRAM(7), 동작 모드의 결정이나 CPU(6)로부터의 명령 코드를 기억하는 제어 레지스터, 압축시의 어드레스 정보를 구하는 선택기 등으로 구성된다. (6)은 CPU(중앙 처리 장치)로서, 통상 모드에서는 도시하지 않은 ROM 등에 저장한유저 프로그램을 실행하고, 또한 테스트 모드로 설정되면 DRAM의 불량 구제 해석을 실시한다.
(7)은 CPU용 SRAM(기억부)으로서, CPU(6)에 의한 통상의 유저 프로그램의 실행 코드를 일시 기억하고, 또한 테스트 프로그램이나 구제 해석용 프로그램, 및 이 불량 구제 해석에 의해 얻어진 불량 정보의 압축 정보나 구제 코드를 저장한다. (8)은 기록 회로로서, LSI 테스터 등의 외부 테스트 장치로부터 테스트 프로그램을 읽어들여 ALPG용 메모리(3) 및 SRAM(7)에 저장한다. (9)는 불량 구제시에 레이저 트리밍되는 LT-퓨즈이다.
도 2는 도 1중의 반도체 집적 회로 장치의 DRAM의 불량 구제 해석을 실시하는 구성을 도시하는 도면이다. 도면에 있어서, (2a)는 DRAM 코어(2)를 구성하는 DRAM 메모리 어레이(반도체 기억 장치)로서, TIC(10)를 거쳐서 테스트 모드시에서의 데이터 기록·판독이 행하여진다. (7a)는 SRAM(7)의 메모리 영역에 마련된 프로그램 메모리 영역으로서, CPU(6)에 의한 프로그램의 실행 코드를 일시 기억하고, 또한 기록 회로(8)로부터 입력한 테스트 프로그램이나 구제 해석용 프로그램을 저장한다. (7b)는 SRAM(7)의 메모리 영역에 마련한 ES 메모리 영역(오류 저장 메모리 영역)으로서, CPU(6)에 의한 DRAM 테스트에 의해서 얻어진 불량 정보를 저장한다. (7c)는 SRAM(7)의 메모리 영역에 마련한 RC 메모리 영역(구제 코드 메모리 영역)으로서, 불량 정보를 기초로 하여 CPU(6)가 구한 구제 코드를 저장한다.
(10)은 TIC(Test-Interface-Circuit)로서, 논리 회로부(5)와 테스트 대상의 DRAM 메모리 어레이(2a)와의 데이터 입출력을 중계한다. (11)은 제어 레지스터로서, 반도체 집적 회로 장치(1)의 동작 모드의 결정이나 CPU(6)로부터의 명령 코드를 기억한다. (12)는 CPU(6)에 의한 프로그램의 실행에 의해 얻어진 데이터를 일시 기억하는 버퍼 메모리이다. 또, 도 1과 동일 구성 요소에는 동일 부호를 부여하고 중복되는 설명을 생략한다.
다음에 동작에 대하여 설명한다.
도 3은 도 1중의 반도체 집적 회로 장치에 의한 동작을 나타내는 흐름도이며, 이 도면에 따라 DRAM의 불량 구제 해석 동작을 설명한다.
먼저, 기록 회로(8)는 LSI 테스터 등의 외부 테스트 장치로부터 테스트 사양에 따른 테스트 프로그램 등의 테스트에 필요한 정보를 입력한다. 이후, 기록 회로(8)는 입력한 테스트 프로그램을 ALPG(4) 및 CPU(6)의 실행 코드로서 ALPG용 메모리(3) 및 SRAM(7)내의 프로그램 메모리 영역(7a)에 각각 설정한다. 또한, 이 설정 동작은 상기 외부 테스트 장치의 데이터 설정 속도에 따라 실시된다.
다음에, CPU(6)는, 외부로부터 테스트 개시 요구를 받으면, 해당 요구에 따른 테스트 사양의 액세스 패턴 프로그램 및 테스트 벡터를 지정하는 논리값, 및 테스트의 개시를 지시하는 논리값을 제어 레지스터(11)의 소정 비트에 설정한다. 이것에 의해, ALPG(4)는 상기 사양에 따른 테스트 프로그램을 ALPG용 메모리(3)로부터 판독하여 실행하고, 이들에 따른 액세스 타이밍 및 테스트 패턴 데이터를 발생하여 DRAM 메모리 어레이(2a)에 대한 액세스를 실행한다(단계 ST1). 여기서는, 예컨대 ALPG(4)가 DRAM 메모리 셀 어레이의 하나의 메모리 셀에 대하여 기록·판독 액세스를 복수회 반복하는 것으로 한다.
구체적으로는, 기록 액세스에 있어서, ALPG(4)가, 액세스 패턴 프로그램에 기술된 기록 액세스 타이밍에 따라 데이터 기록 대상의 메모리 셀의 어드레스를 특정하는 어드레스 신호를 생성하여 DRAM 코어(2)내의 컬럼·로우 디코더에 송출한다. 컬럼·로우 디코더는 ALPG(4)로부터의 어드레스 신호를 해독하여 DRAM 메모리 어레이상의 어드레스 정보로 변환한다. 이 어드레스 정보는 워드 드라이버나 비트선 선택 회로에 송출되어, 데이터 기록 대상의 메모리 셀이 선택된다. 이렇게 하여 선택된 각 메모리 셀에 대해, ALPG(4)가 테스트 패턴 데이터를 기록한다. 한편, 판독 액세스에서는 상기와 같이 대상 메모리 셀을 선택하여, ALPG(4)가 데이터 판독을 행한다.
이때, DRAM 메모리 셀에 불량이 있으면, ALPG(4)의 액세스에 의해서 해당 DRAM 메모리 셀에 불량 데이터가 기록된다. 즉, DRAM 메모리 셀은 ALPG(4)에 의해 액세스가 행하여진 후에서도 불량 데이터를 유지한다. 예컨대, ALPG(4)에 의한 기록 액세스에서 임의의 DRAM 메모리 셀의 전하가 H 레벨로 되었을 때, 해당 메모리 셀에 불량이 있어, 리크 전류가 규정값 이상으로 흘러 전위 강하가 발생해 버리는 경우를 생각한다.
여기서, ALPG(4)가 데이터 판독을 위해 워드선을 H 레벨로 하면, 해당 메모리 셀의 MOS 트랜지스터는 도통 상태로 된다. 이때, 비트 라인의 기생 용량에 의해서, 해당 메모리 셀이 유지하는 전위가 더욱 강하된다. 이 상태에서, 해당 메모리 셀의 기억 데이터로서 비트 라인의 전하를 센스 앰프를 거쳐서 판독하면, 그 판정값이 역상으로 되어 버린다. 즉, ALPG(4)로부터의 판독 액세스에 의해서, 해당메모리 셀의 기억 내용이 L 레벨의 데이터로서 판독된다.
이후, 정상인 데이터가 해당 메모리 셀에 기록되더라도, 상술한 바와 같이 해서 판독 액세스 실행시에 상기 불량 상태가 재차 기록된다. 이 때문에, ALPG(4)에 의한 액세스 실행 후에 있어서도 불량 상태가 유지되게 된다. 이것에 의해, ALPG(4)에 의한 액세스 종료 후에, CPU(6)가 DRAM 메모리 셀에 액세스하더라도, 메모리 셀의 불량 상태를 판독할 수 있다.
상술한 ALPG(4)에 의한 DRAM으로의 일련의 액세스가 완료되면, CPU(6)는 프로그램 메모리 영역(7a)에 설정된 테스트 프로그램을 해석하여 DRAM 메모리 셀과 그 응답 출력 기대값과의 관계를 구하고, 또한 이들 어드레스 정보를 이용하여 DRAM 메모리 어레이(2a)에 기록된 데이터를 재차 판독한다. 여기서, 각 메모리 셀로부터 점차 판독되는 데이터는 버퍼 메모리(12)에 일시 저장된다.
계속해서, CPU(6)는 상기 버퍼 메모리(12)로부터 DRAM 메모리 셀의 출력 데이터를 점차 판독하여, 이것에 대응한 응답 출력 기대값과의 논리 비교를 실시한다. 이때, 양자가 일치하지 않으면, CPU(6)는 해당 메모리 셀이 불량이라고 판정하여, 그 불량 정보를 SRAM(7)내의 ES 메모리 영역(7b)에 점차 저장한다(단계 ST2, 불량 판정 단계).
또한, 상기한 바와 같이 하여 DRAM 메모리 셀에 불량이 발견되면, CPU(6)는 프로그램 메모리 영역(7a)에 테스트 프로그램과는 별개로 저장해 둔 구제 해석용 프로그램을 실행하여, ES 메모리 영역(7b)의 기억 내용을 기초로, 해당 불량 메모리 셀을 DRAM 메모리 어레이(2a)내에서 효율적으로 구제하는 로우 또는 컬럼을 결정하는 치환 어드레스의 세트(용장 구제해)를 구한다.
해당 불량 메모리 셀에 대해서 구한 용장 구제해에 근거하여, CPU(6)는 상기 불량 정보를 구제 단위로 압축한 압축 정보를 생성한다. 예컨대, 해당 DRAM 메모리 어레이(2a)가 불량 메모리 셀을 포함하는 비트 라인 단위로 용장 구제를 행하는 구성을 갖고 있으면, 동일 라인상에서 어드레스가 서로 다른 복수의 메모리 셀에 관한 불량 정보를 하나의 데이터로 치환함으로써 데이터 압축된다. 이렇게 하여 얻어진 압축 정보는 해당 판독 액세스에서의 일련의 동작에서 ES 메모리 영역(7b)에 저장된다.
계속해서, CPU(6)는 테스트 대상의 DRAM 메모리 어레이(2a)의 모든 메모리 셀(스페어 셀도 포함함)에 대하여 테스트를 실행하여, 불량 정보를 압축 정보로서 ES 메모리 영역(7b)에 점차 저장한다.
테스트 대상의 DRAM 메모리 어레이(2a)의 모든 메모리 셀에 대한 테스트가 완료되면, CPU(6)는 ES 메모리 영역(7b)에 저장한 압축 정보를 해석하여, LT-퓨즈(9)중에서 레이저 트리밍해야 할 부분을 지정하는 구제 코드(스페어 셀에 대한 구제 코드도 포함함)를 구한다(단계 ST3, 구제 해석 단계). 해당 구제 코드는 SRAM(7)내의 RC 메모리 영역(7c)에 저장된다.
이후, LSI 테스터 등의 외부 테스트 장치에 의해서 RC 메모리 영역(7c)의 구제 코드를 판독하여, 실제의 불량 구제가 실시된다.
이와 같이, DRAM에 대한 ALPG(4)로부터의 액세스, 및 CPU(6)에 의한 불량 구제 해석의 2 단계로 분리되어, 고속으로 DRAM의 테스트 및 구제 해석을 실시하기때문에, 최초의 ALPG용 메모리(3) 및 SRAM(7)으로의 데이터 기록, 및 최후의 구제 코드의 판독만이 LSI 테스터 등의 외부 테스트 장치에 의한 저속 처리로 된다. 즉, 저속인 염가의 테스터라도 고속 처리를 실행할 수 있다.
이상과 같이, 본 실시예 1에 따르면, 논리 회로부(5)로서 표준적으로 탑재되는 CPU(6)나 이것의 프로그램 처리에 있어서의 실행 코드 기억용 SRAM(7)를 사용하여, 테스트 전용 회로가 실시하고 있었던 DRAM 메모리 셀의 불량 판별 및 구제 해석을 CPU(6)에 의한 소프트웨어 처리에 의해 실시하기 때문에, 실시간 테스트 등의 이점을 유지하면서 회로 규모를 축소할 수 있다.
(실시예 2)
도 4는 본 발명의 실시예 2에 따른 반도체 집적 회로 장치의 개략적인 구성을 도시하는 도면이고, 도 5는 도 4중의 반도체 집적 회로 장치의 DRAM의 불량 구제 해석을 실시하는 구성을 도시하는 도면이다. 도면에 있어서, (4a)는 ALPG부로서, ALPG(4)와 비교 회로(14)로 구성된다. (13)은 DRAM 메모리 어레이(2a)의 임의의 구제 단위에 대응하는 블럭마다(이하, 해석 블럭이라 함)의 불량 유무가 설정되는 불량 판정 플래그이다. (14)는 ALPG부(4a)를 구성하는 비교 회로(비교 회로부)로서, DRAM으로부터의 출력 데이터와 기대값을 비교하여 불량 판정을 실시한다. (15)는 불량 메모리 셀의 어드레스 정보를 수신하여 이것을 포함하는 해석 블럭의 어드레스 정보를 구하는 선택기이다. 또, 도 1 및 도 2와 동일 구성 요소에는 동일 부호를 부여하고 중복되는 설명을 생략한다.
다음에 동작에 대하여 설명한다.
도 6은 도 4중의 반도체 집적 회로 장치에 의한 동작을 나타내는 흐름도이며, 이 도면에 따라 DRAM의 불량 구제 해석 동작을 설명한다.
먼저, 기록 회로(8)는 LSI 테스터 등의 외부 테스트 장치로부터 테스트 사양에 따른 테스트 프로그램 등의 테스트에 필요한 정보를 입력한다. 이후, 기록 회로(8)는 입력한 테스트 프로그램을 ALPG(4) 및 CPU(6)의 실행 코드(소위 기계어 코드)로서 ALPG용 메모리(3) 및 SRAM(7)내의 프로그램 메모리 영역(7a)에 각각 설정한다. 이 설정 동작은 상기 외부 테스트 장치의 데이터 설정 속도에 따라 실시된다.
다음에, CPU(6)는, 외부로부터 테스트 개시 요구를 받으면, 해당 요구에 따른 테스트 사양의 액세스 패턴 프로그램 및 테스트 벡터를 지정하는 논리값, 및 테스트의 개시를 지시하는 논리값을 제어 레지스터(11)의 소정 비트에 설정한다. 이것에 의해, ALPG(4)는 상기 사양에 따른 테스트 프로그램을 ALPG용 메모리(3)로부터 판독하여 실행하여, 이들에 따른 액세스 타이밍 및 테스트 패턴 데이터를 발생하여 DRAM 메모리 어레이(2a)에 대한 액세스를 실행한다. 여기서는, 예컨대 ALPG(4)가 DRAM 메모리 셀 어레이의 하나의 메모리 셀에 대하여 기록·판독 액세스를 복수회 반복하는 것으로 한다. 구체적인 동작은 상기 실시예 1과 마찬가지이다.
계속해서, 하나의 메모리 셀에 대한 복수회의 액세스가 완료되면, 비교 회로(14)는 ALPG(4)로부터의 어드레스 신호에 의해 특정되는 메모리 셀의 기억 데이터를 검출하여, 해당 메모리 셀로부터의 출력 데이터로서 입력한다. 여기서, 비교 회로(14)는 ALPG(4)로부터 입력한 기대값 데이터와 해당 출력 데이터를 논리 비교한다. 이때, 양자가 일치하지 않으면, 비교 회로(14)는 해석 블럭마다 불량이 있었던 것으로 판정하여, 해당 메모리 셀이 속하는 해석 블럭에 불량이 있었던 것을 나타내는 정보를 불량 판정 플래그(13)에 설정한다(단계 ST1a).
또한, 동시에, ALPG(4)로부터 해당 불량 메모리 셀의 어드레스 정보가 선택기(15)에 송출된다. 선택기(15)는 불량 메모리 셀의 어드레스 정보를 점차 입력하여, 동일한 해석 블럭에 포함되는 불량 메모리 셀의 어드레스 정보로부터 해당 해석 블럭을 특정하는 어드레스 정보를 구해서 버퍼 메모리(12)에 저장한다.
상술한 ALPG부(4a)에 의한 DRAM으로의 일련의 액세스가 완료되면, CPU(6)는 불량 판정 플래그(13)의 설정 내용과 버퍼 메모리(12)에 저장된 해석 블럭의 어드레스 정보를 참조하여, 프로그램 메모리 영역(7a)에 설정된 테스트 프로그램을 해석해서, 불량이 있었던 해석 블럭내의 각 메모리 셀과 그 응답 출력 기대값과의 관계를 구한다. 이후, CPU(6)는 불량이 있었던 해석 블럭내의 각 메모리 셀의 어드레스 정보를 이용하여, 해당 해석 블럭내의 각 메모리 셀에 대해서만 데이터 판독을 실행한다. 여기서, 각 메모리 셀로부터 점차 판독된 데이터는 버퍼 메모리(12)에 일시 저장된다.
계속해서, CPU(6)는 상기 버퍼 메모리(12)로부터 상기 메모리 셀의 출력 데이터를 점차 판독하여, 이것에 대응한 응답 출력 기대값과의 논리 비교를 실시한다. 이때, 양자가 일치하지 않으면, CPU(6)는 해당 메모리 셀이 불량이라고 판정하고, 해당 불량 메모리 셀의 불량 정보를 해석 블럭의 어드레스 정보와 관련지어 SRAM(7)내의 ES 메모리 영역(7b)에 점차 저장한다(단계 ST2a, 불량 판정 단계).
다음에, CPU(6)는 프로그램 메모리 영역(7a)에 테스트 프로그램과는 별개로 저장해 둔 구제 해석용 프로그램을 실행하여, ES 메모리 영역(7b)의 기억 내용을 기초로, 불량이 있었던 해석 블럭에 대하여 취득한 불량 정보를 구제 단위로 압축한 압축 정보를 생성한다(단계 ST3a, 불량 판정 단계). 예컨대, 어떤 해석 블럭내에 복수의 불량 메모리 셀이 존재하는 경우는, 이들의 불량 정보를 해당 해석 블럭에 관한 불량 정보로서 하나의 데이터로 치환함으로써 데이터 압축할 수 있다. 이렇게 하여 얻어진 압축 정보는 해당 판독 액세스에서의 일련의 동작에서 ES 메모리 영역(7b)에 저장된다.
계속해서, CPU(6)는 불량이 있었던 모든 해석 블럭(스페어 셀도 포함함)에 대해 테스트를 실행하여, 불량 정보를 압축 정보로서 ES 메모리 영역(7b)에 점차 저장한다. 불량이 있었던 모든 해석 블럭에 대한 테스트가 완료되면, CPU(6)는 ES 메모리 영역(7b)에 저장한 압축 정보를 해석하여, LT-퓨즈(9) 중에서 레이저 트리밍해야 할 부분을 지정하는 구제 코드(스페어 셀에 대한 구제 코드도 포함함)를 구한다(단계 ST4a, 구제 해석 단계). 해당 구제 코드는 SRAM(7)내의 RC 메모리 영역(7c)에 저장된다.
이후, LSI 테스터 등의 외부 테스트 장치에 의해서 RC 메모리 영역(7c)의 구제 코드를 판독하여, 실제의 불량 구제가 실시된다.
이상과 같이, 이 실시예 2에 따르면, ALPG부(4a)에 의한 DRAM의 불량 판별에의해서 추출된 불량 해석 블럭에 대해서만 CPU(6)에 의한 상세한 불량 판별 및 구제 해석을 실시하기 때문에, 불량이 없는 해석 블럭에 대한 처리 시간을 삭감할 수 있어, 테스트 시간을 단축화할 수 있다.
(실시예 3)
도 7은 본 발명의 실시예 3에 따른 반도체 집적 회로 장치의 개략적인 구성을 도시하는 도면이고, 도 8은 도 7중의 반도체 집적 회로 장치의 DRAM의 불량 구제 해석을 실시하는 구성을 도시하는 도면이다. 도면에 있어서, (16)은 DRAM 메모리 어레이(2a) 중의 워드 라인 또는 비트 라인상에 소정수개 이상의 불량 메모리 셀이 존재하는지 여부를 나타내는 정보가 설정되는 구제 라인 플래그이다. 또, 도 1 및 도 4와 동일 구성 요소에는 동일 부호를 부여하고 중복되는 설명을 생략한다.
다음에 동작에 대하여 설명한다.
먼저, 기록 회로(8)는 LSI 테스터 등의 외부 테스트 장치로부터 테스트 사양에 따른 테스트 프로그램 등의 테스트에 필요한 정보를 입력한다. 이후, 기록 회로(8)는 입력한 테스트 프로그램을 ALPG(4) 및 CPU(6)의 실행 코드(소위 기계어 코드)로서 ALPG용 메모리(3) 및 SRAM(7)내의 프로그램 메모리 영역(7a)에 각각 설정한다. 이 설정 동작은 상기 외부 테스트 장치의 데이터 설정 속도에 따라 실시된다.
다음에, CPU(6)는 외부로부터 테스트 개시 요구를 받으면, 해당 요구에 따른 테스트 사양의 액세스 패턴 프로그램 및 테스트 벡터를 지정하는 논리값, 및 테스트의 개시를 지시하는 논리값을 제어 레지스터(11)의 소정의 비트에 설정한다. 이것에 의해, ALPG(4)는 상기 사양에 따른 테스트 프로그램을 ALPG용 메모리(3)로부터 판독하여 실행하고, 이들에 따른 액세스 타이밍 및 테스트 패턴 데이터를 발생하여 DRAM 메모리 어레이(2a)에 대한 액세스를 실행한다. 여기서는, 예컨대 ALPG(4)가 DRAM 메모리 셀 어레이의 하나의 메모리 셀에 대하여 기록·판독 액세스를 복수회 반복하는 것으로 한다. 구체적인 동작은 상기 실시예 1과 마찬가지이다.
계속해서, 하나의 메모리 셀에 대한 복수회의 액세스가 완료되면, 비교 회로(14)는 ALPG(4)로부터의 어드레스 신호에 의해 특정되는 메모리 셀의 기억 데이터를 검출하여, 해당 메모리 셀로부터의 출력 데이터로서 입력한다. 여기서, 비교 회로(14)는 ALPG(4)로부터 입력한 기대값 데이터와 해당 출력 데이터를 논리 비교한다. 이때, 양자가 일치하지 않으면, 비교 회로(14)는 해석 블럭마다 불량이 있었던 것으로 판정하여, 해당 메모리 셀이 속하는 해석 블럭에 불량이 있었던 것을 나타내는 정보를 불량 판정 플래그(13)에 설정한다.
또한, 동시에 ALPG(4)로부터 해당 불량 메모리 셀의 어드레스 정보가 선택기(15)로 송출된다. 선택기(15)는 불량 메모리 셀의 어드레스 정보를 점차 입력하여, 동일한 해석 블럭에 포함되는 불량 메모리 셀의 어드레스 정보로부터 해당 해석 블럭을 특정하는 어드레스 정보를 구해서 버퍼 메모리(12)에 저장한다. 여기까지의 처리는 상기 실시예 2와 마찬가지이다.
또한, CPU(6)에는 버퍼 메모리(12)를 거쳐서 ALPG(4) 및 비교 회로(14)로부터 불량 정보가 점차 전달된다. 이들 불량 정보에 근거하여, CPU(6)는 DRAM 메모리 어레이(2a) 중의 워드 라인 또는 비트 라인상에, 예컨대 2개 이상의 불량 메모리 셀이 존재하면, 구제 라인 플래그(16)에 해당 라인을 특정하는 정보를 설정한다.
이후, 상술한 ALPG부(4a)에 의한 DRAM으로의 일련의 액세스가 완료되면, CPU(6)는 프로그램 메모리 영역(7a)에 테스트 프로그램과는 별개로 저장해 둔 구제 해석용 프로그램을 실행하여, 구제 라인 플래그(16)에 설정된 라인의 치환 라인을 결정하는 구제 해석을 행해서, 그 결과를 ES 메모리 영역(7b)에 저장한다.
계속해서, CPU(6)는 구제 라인 플래그(16), 불량 판정 플래그(13)의 설정 내용과 버퍼 메모리(12)에 저장된 해석 블럭의 어드레스 정보를 참조하여, 프로그램 메모리 영역(7a)에 설정된 테스트 프로그램을 해석해서, 불량이 있었던 해석 블럭내의 각 메모리 셀과 그 응답 출력 기대값과의 관계를 구한다. 이후, CPU(6)는 해당 해석 블럭내의 각 메모리 셀에 대해서만 데이터 판독을 행한다. 이때, 구제 라인 플래그(16)에 설정된 라인상의 메모리 셀에 대해서는 데이터 판독을 행하지 않고, 이하의 불량 판정도 실시하지 않는다.
다음에, CPU(6)는, 상기 실시예 2와 마찬가지로 해서, 상기 버퍼 메모리(12)로부터 상기 메모리 셀의 출력 데이터를 점차 판독하여, 이것에 대응한 응답 출력 기대값과의 논리 비교를 실시한다. 이때, 양자가 일치하지 않으면, CPU(6)는 해당 메모리 셀이 불량이라고 판정하여, 해당 불량 메모리 셀의 불량 정보를 해석 블럭의 어드레스 정보와 관련지어 SRAM(7)내의 ES 메모리 영역(7b)에 점차 저장한다(불량 판정 단계).
이후, CPU(6)는 구제 라인 플래그(16)에 설정된 라인 이외의 불량 정보에 대하여, ES 메모리 영역(7b)의 기억 내용을 기초로 해서, 상기 실시예 2와 마찬가지로, CPU(6)가 압축 정보를 생성하여 ES 메모리 영역(7b)에 저장한다.
계속해서, CPU(6)는 구제 라인 플래그(16)에 설정된 라인에 관한 것을 제거하고, 불량이 있었던 다른 해석 블럭(스페어 셀도 포함함)에 대하여 테스트를 실행하여, 불량 정보를 압축 정보로서 ES 메모리 영역(7b)에 점차 저장한다. 해당 테스트가 완료되면, CPU(6)는 ES 메모리 영역(7b)에 저장한 치환 라인 정보나 압축 정보를 해석하여, LT-퓨즈(9) 중에서 레이저 트리밍해야 할 부분을 지정하는 구제 코드(스페어 셀에 대한 구제 코드도 포함함)를 구한다(구제 해석 단계). 해당 구제 코드는 SRAM(7)내의 RC 메모리 영역(7c)에 저장된다.
마지막으로, LSI 테스터 등의 외부 테스트 장치에 의해서 RC 메모리 영역(7c)의 구제 코드를 판독하여, 실제의 불량 구제가 실시된다.
이상과 같이, 이 실시예 3에 따르면, 소정수 이상의 불량 메모리 셀을 갖는 라인을 특정하는 구제 라인 플래그(16)를 마련하고, 해당 라인에 관해서는 상세한 불량 판정을 실시하는 일없이 구제 해석을 하도록 구성했기 때문에, 구제 해석에 소요되는 시간을 삭감할 수 있어, 테스트 시간을 단축화할 수 있다.
또, 상기 실시예 3에서는 구제 라인 플래그(16)를 상기 실시예 2에 따른 구성에 적용한 예를 나타내었지만, 상기 실시예 1에 따른 구성에 적용하여 CPU(6)에 의해 불량 판정 및 구제 라인 플래그(16)의 설정을 실행하더라도 마찬가지의 효과를 얻을 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
이상과 같이, 본 발명에 의하면, 복수의 메모리 셀로 이루어지고, 불량 부분을 치환하여 구제하는 용장 구성부를 갖는 반도체 기억 장치의 테스트 모드로 설정되면, 반도체 기억 장치내의 메모리 셀에 대하여 테스트 데이터의 기록·판독을 실시하는 테스트 액세스부와, 테스트 액세스부에 의한 데이터 기록·판독시에 메모리 셀에 유지된 데이터를 재차 판독하여, 반도체 기억 장치내의 불량 부분의 위치 판정 및 해당 불량 부분을 치환해야 할 용장 구성부를 해석하는 중앙 처리 장치와, 중앙 처리 장치의 테스트 모드에서의 동작의 실행 코드, 불량 판정 결과 및 해석 결과를 저장하는 기억부를 구비했기 때문에, 실시간 테스트 등의 이점을 유지하면서 회로 규모를 축소할 수 있다고 하는 효과가 있다.
본 발명에 의하면, 테스트 액세스부에 의한 데이터 기록·판독시에 메모리 셀에 유지된 데이터와 그 기대값과의 비교를 행하는 비교 회로부와, 용장 구성부의 치환 단위에 대응하는 메모리 블럭마다 불량 유무가 설정되는 불량 판정 플래그를 구비하며, 중앙 처리 장치가, 비교 회로부에 의한 비교 결과가 일치하지 않아, 불량 판정 플래그에서 불량이 있다고 설정된 메모리 블럭내의 메모리 셀에 대해서만데이터의 판독을 재차 실행하여, 해당 메모리 블럭내의 불량 부분의 위치 판정 및 해당 불량 부분을 치환해야 할 용장 구성부를 해석하기 때문에, 불량이 없는 메모리 블럭에 대한 처리 시간을 삭감할 수 있어, 테스트 시간을 단축화할 수 있다고 하는 효과가 있다.
본 발명에 의하면, 반도체 기억 장치가, 행렬 형상으로 각각 배치시킨 비트선 및 워드선과 이들의 격자점상에 배치한 복수의 메모리 셀로 이루어지고, 테스트 액세스부에 의한 메모리 셀에 대한 데이터 기록·판독시에, 불량 부분이 소정수 이상 존재한 비트선 및/또는 워드선을 특정하는 정보가 설정되는 구제 라인 플래그를 구비하며, 중앙 처리 장치가, 구제 라인 플래그에 설정된 비트선 및/또는 워드선을 치환해야 할 용장 구성부의 해석을 우선적으로 실행하여, 해당 비트선 및/또는 워드선에 대한 불량 부분의 위치 판정을 하지 않기 때문에, 구제 해석에 소요되는 시간을 삭감할 수 있어, 테스트 시간을 단축화할 수 있다고 하는 효과가 있다.

Claims (1)

  1. 복수의 메모리 셀로 이루어지고, 불량 부분을 치환하여 구제하는 용장 구성부를 갖는 반도체 기억 장치와,
    동작 모드가 테스트 모드로 설정되면, 상기 반도체 기억 장치내의 메모리 셀에 대하여 테스트 데이터의 기록·판독을 실시하는 테스트 액세스부와,
    상기 테스트 액세스부에 의한 데이터 기록·판독시에 메모리 셀에 유지된 데이터를 재차 판독하여, 상기 반도체 기억 장치내의 불량 부분의 위치 판정 및 당해 불량 부분을 치환해야 할 용장 구성부를 해석하는 중앙 처리 장치와,
    상기 중앙 처리 장치의 테스트 모드에서의 상기 동작의 실행 코드, 상기 불량 판정 결과 및 상기 해석 결과를 저장하는 기억부
    를 구비한 반도체 집적 회로 장치.
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