JP2006512698A

JP2006512698A - 直接アクセスモードによって埋め込みｄｒａｍ回路を試験するための回路および方法

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Publication number: JP2006512698A
Application number: JP2004535495A
Authority: JP
Inventors: ベーラー，トーマス
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-09-11
Filing date: 2003-09-11
Publication date: 2006-04-13
Also published as: US7171596B2; WO2004025663A2; WO2004025663A3; EP1537586A2; EP1537586B1; DE60318069D1; CN1682314A; US20040049720A1; CN100466107C

Abstract

直接アクセス（ＤＡ）モード論理を有する試験制御器によってｅＤＲＡＭを試験するための回路および方法を提供する。本発明の回路および方法により、従来のメモリ試験器を用いてｅＤＲＡＭを試験できる。本発明は、複数のメモリセルを含む、データ保存用の埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）と、上記した複数のメモリセルの欠陥の有無を決定するためにセルを試験する試験制御器とを備え、この試験制御器は、試験を実行すると共に論理試験器と接続する内蔵型自己試験（ＢＩＳＴ）論理回路と、上記のｅＤＲＡＭを外部メモリ試験器と接続させる直接アクセスモード論理回路とを含む、半導体装置を提供する。この試験制御器は、ＢＩＳＴ論理回路および直接アクセスモード論理回路からのデータ，命令およびアドレスを多重化してｅＤＲＡＭに送るための多重化器をさらに備えている。

Description

発明の詳細な説明

〔発明の背景〕
〔１．発明の属する技術分野〕
本発明は、概して、半導体装置設計に関する。また、より具体的には、本発明は、直接アクセスモード（ＤＡモード）論理を有する試験制御器によって、埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）回路を試験するための回路および方法に関する。

〔２．従来技術の説明〕
標準的なＤＲＡＭ回路または埋め込みＤＲＡＭ回路であれば、どのようなものであれ、生産量を急速に増加し、歩留りを高くするためには、徹底的な試験が必要である。各ＤＲＡＭは、欠陥メモリセルを修復可能にするための冗長ワード線と冗長ビット線とを含んでいる。一般的に行われているＤＲＡＭ試験のほとんどは、起こりうる全ての記憶セルエラーを見つけてから、これら全てのエラー（failures）をいわゆるエラービットマップ（fail bit map）にまとめるものである。このエラービットマップを用いて、外部試験器は、オンチップ冗長性の最良の使用法を計算する。

ＡＳＩＣ（専用集積回路；Application Specific Integrated Circuits）に埋め込まれているＤＲＡＭを試験するためには、独立型商品ＤＲＡＭ（standalone commodity DRAMs）とは異なる試験方法が必要である。埋め込みＤＲＡＭ（ｅＤＲＡＭ）は、多くの場合、試験を簡易化するための試験制御器、および／または、ＢＩＳＴ（内蔵型自己試験；Built-In Self-Test）回路を含んでいる。商品ＤＲＡＭは、通常、付加的な試験回路を含まず、メモリ試験器によって試験される。一方、ｅＤＲＡＭは、他のＡＳＩＣ回路部分と共に、論理試験器によって試験される。

図６は、埋め込みＤＲＡＭ６０３（ｅＤＲＡＭ）を含むＡＳＩＣ（専用集積回路）６０１を試験する試験システムの、一般的な実施形態の一例を示す図である。ｅＤＲＡＭは、ＢＩＳＴ機能を有するオンチップ試験制御器６０２によって試験可能である。ＢＩＳＴ論理回路の構成には、ｅＤＲＡＭ６０３が試験に合格したか不合格であったか、すなわち、ｅＤＲＡＭが良質か悪質かを決定するための試験プログラムおよび冗長性アルゴリズムが含まれる。外部論理試験器６００は、情報をチップへ連続的にスキャンイン（読み込み；スキャンインデータ線６０６を介して）すること、および、情報をチップから連続的にスキャンアウト（読み出し；スキャンアウトデータ線６０８を介して）することによって、この試験制御器６０２を操作できる。続いて、試験制御器６０２は、線６１０を介して、合格／不合格信号を発する。

しかしながら、ＢＩＳＴ機能を有する試験制御器には、ある重大な欠点がある。すなわち、ＡＳＩＣの修復をより容易にするために、エラービットマップをまとめ、複雑な冗長性計算方法を組み込むことができない点である。少量のｅＤＲＡＭを有する小容量の製品（例えば、ＡＳＩＣ）ならば、試験が難しくなっても、および／または、歩留りを下げてもよいかもしれない。

しかしながら、大量のｅＤＲＡＭを有する大容量製品では、ｅＤＲＡＭの生産量を上げることが、製品の費用効率を高める重要な要素（major contribution）である。

したがって、ＡＳＩＣ上の埋め込みＤＲＡＭを試験するための回路および方法があれば望ましく、非常に有効である。なお、このＡＳＩＣは、従来のメモリ試験器を用いてエラービットマップをまとめる能力を有し、これによって修復を行えるものである。

〔発明の概要〕
本発明の目的は、外部メモリ試験器からＡＳＩＣ上の埋め込みＤＲＡＭ（ｅＤＲＡＭ）に直接アクセスするための試験回路を提供することである。

本発明の他の目的は、エラービットマップを生成可能なｅＤＲＡＭを試験するための回路および方法を提供することである。

本発明は、直接アクセス（ＤＡ）モード論理を有する試験制御器によってｅＤＲＡＭを試験するための、回路および方法を提供する。本発明の回路および方法により、従来のメモリ試験器でｅＤＲＡＭを試験できる。

従って、本発明の一側面は、複数のメモリセルを含む、データ保存用の埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）と、上記複数のメモリセルの欠陥の有無を決定するためにセルを試験する試験制御器とを備え、この試験制御器は、試験を実行すると共に論理試験器と接続する内蔵型自己試験（ＢＩＳＴ）論理回路と、上記ｅＤＲＡＭを外部メモリ試験器と接続させる直接アクセスモード論理回路とを含む、半導体装置を提供する点である。

本発明の他の側面は、上記の試験制御器が、ＢＩＳＴ論理回路および直接アクセスモード論理回路からのデータ，命令およびアドレスを多重化してｅＤＲＡＭに送るための多重化器をさらに備える点である。

本発明の他の側面は、上記の直接アクセスモード論理回路が、外部メモリ試験器から試験データパターンを受け取り、受け取った試験データをｅＤＲＡＭのバス幅に拡張し、拡張したデータをｅＤＲＡＭへ送るデータ多重化器と、試験のためにアドレスを受け取るアドレス多重化器と、ｅＤＲＡＭに命令を送ると共に、データ多重化器およびアドレス多重化器を制御する命令復号器とをさらに備える点である。上記直接アクセスモード論理回路は、バンクアドレスと、冗長行アドレスビットと、最上位行アドレスビットとを保存するためのレジスタバンクをさらに備え、上記アドレスは、上記命令復号器からのレジスタロード命令に応じてアクセスされる。

本発明の他の側面は、上記データ多重化器が、試験結果を上記外部試験器に出力するようになっている点である。

本発明のさらに他の側面は、複数のｅＤＲＡＭと複数の試験制御器とをさらに備え、これら複数のｅＤＲＡＭの各々が、上記した複数の試験制御器の１つと動作可能に連結されている点である。これら複数の試験制御器の各々は、ｅＤＲＡＭのＩＤを保存するためのレジスタを含んでいる。

本発明のさらに他の側面は、試験パターンを生成するための外部メモリ試験器と、専用集積回路（ＡＳＩＣ）とを備え、この専用集積回路は、複数のメモリセルを含む、データ保存用の埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）を少なくとも１つと、複数のメモリセルの欠陥の有無を決定するためにセルを試験する試験制御器とを含み、この試験制御器は、試験を実行すると共に論理試験器と接続する内蔵型自己試験（ＢＩＳＴ）論理回路と、上記のｅＤＲＡＭを外部メモリ試験器とインターフェースさせる直接アクセスモード論理回路とを含む、半導体装置の試験システムを提供する点である。上記の直接アクセスモード論理回路は、外部メモリ試験器から試験データパターンを受け取り、受け取った試験データをｅＤＲＡＭのバス幅に拡張し、拡張したデータをｅＤＲＡＭへ送るデータ多重化器と、試験のためにアドレスを受け取るアドレス多重化器と、ｅＤＲＡＭへ命令を送ると共に、データ多重化器およびアドレス多重化器を制御する命令復号器とをさらに備えている。

本発明の他の側面は、修復上記のデータ多重化器が、試験結果を外部試験器へ出力するようになっており、外部試験器が、少なくとも１つのｅＤＲＡＭのエラービットマップを生成すると共に、少なくとも１つのｅＤＲＡＭの任意の欠陥セルを修復するための冗長アルゴリズムを決定するようになっている点である。

本発明のさらに他の側面は、上記の外部試験器が、同時通信命令を発するようになっており、この同時通信命令が、試験される複数のｅＤＲＡＭのＩＤを含む点である。

本発明のさらに他の側面は、複数のメモリセルを含む、データ保存用の埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）と、複数のメモリセルの欠陥の有無を決定するためにセルを試験する試験制御器とを備え、この試験制御器が、試験を実行すると共に論理試験器と接続する内蔵型自己試験（ＢＩＳＴ）論理回路と、ｅＤＲＡＭを外部メモリ試験器とインターフェースさせる直接アクセスモード論理回路とを含む半導体装置を準備するステップと、半導体装置が試験モードであるか否かを決定するステップと、半導体装置が試験モードである場合に、上記のＢＩＳＴ論理回路と直接アクセスモード論理回路のいずれを使用するかを決定するステップと、半導体装置の欠陥試験を行うステップとを含む、半導体装置の試験方法を提供する点である。

上記方法の他の側面は、ＢＩＳＴ論理回路を使用する場合、論理試験器からＢＩＳＴ試験を開始するステップと、論理試験器で試験終了（ＥＯＴ）信号を受け取るステップと、ＢＩＳＴ論理回路から合格／不合格信号を受け取るステップと、半導体装置が良質であるかまたは悪質であるかを決定するステップとをさらに含む点である。

上記方法のさらに他の側面は、直接アクセスモード論理回路を使用する場合、外部試験器からのデータを半導体装置のバス幅に多重化するステップと、外部試験器からの、試験されるセルを特定するアドレスを多重化するステップと、メモリセルの試験結果を外部メモリ試験器へ出力するステップとをさらに含む点である。

上記方法の他の側面は、修復試験結果からエラービットマップを生成するステップと、冗長アルゴリズムを計算するステップと、エラービットマップおよび冗長アルゴリズムを使用して欠陥メモリセルを修復するステップとをさらに含む点である。

本発明の上記および他の目的、特徴および利点を、添付図面を用いた以下の詳細な説明によってより明確に示す。

図１は、本発明の直接アクセスモード論理を有する試験制御器を備えたメモリ装置を含む試験システムのブロック図である。図２は、本発明の直接アクセスモード論理を有する試験制御器のブロック図である。図３は、本発明の直接アクセスモード論理回路のブロック図である。図４は、本発明のメモリ装置の試験方法を示すフローチャート図である。図５は、本発明の、対応する試験制御器を有する複数のメモリ装置を有する専用集積回路（ＡＳＩＣ）を含む試験システムのブロック図である。図６は、内蔵型自己試験（ＢＩＳＴ）論理を有する試験制御器を備えたメモリ装置を含む従来の試験システムのブロック図である。

〔好ましい実施形態の詳細な説明〕
本発明の好ましい実施形態について、添付の図を参照しながら以下に説明する。以下の説明では、周知の機能または構成については詳しく説明しない。なぜなら、不必要な詳細は本発明を不明瞭にするからである。

本発明は、直接アクセスモード（ＤＡモード）論理を有する試験制御器によって埋め込みＤＲＡＭ（ｅＤＲＡＭ）回路を試験するための回路および方法を提供する。図１は、本発明に係る直接アクセスモード論理を有する試験制御器を備えたメモリ装置（例えば、ｅＤＲＡＭ）を含む試験システムのブロック図である。図１では、メモリまたは論理試験器１００が、試験制御器１０２と少なくとも１つの埋め込みＤＲＡＭ（ｅＤＲＡＭ）１０３とを含むＡＳＩＣ（専用集積回路）１０１に連結されている。ｅＤＲＡＭ１０３は、複数のビット線と交差する複数のワード線を含み、ワード線とビット線との各交差点に配置されたメモリセルを有している。試験制御器１０２は、さらに、既存のＢＩＳＴ回路への後付け機能（add-on）として直接アクセス（ＤＡ）モード論理を含み、両回路は、相互に独立している。ＤＡモード論理を有する試験制御器１０２は、従来の論理またはメモリ試験器１００と相互作用できる。ＤＡモード論理をメモリ試験器１００と組み合わせることにより、ｅＤＲＡＭエラービットマップをまとめることが可能となる。扱う製品の形態に応じて、最適な試験方法（すなわち、ＢＩＳＴまたはＤＡモード）を選択できる。例えば、製品の増産段階にある場合や詳細なエラー分析を行いたい場合には、ＤＡモードが利用されるであろう。一方、容量製造（volume production）段階では、ＢＩＳＴアプローチがより便利であろう。製品の増産段階にある場合や大容量製品を試験したい場合には、エラービットマップを取得し、複雑な冗長性アルゴリズムを、メモリ試験器によって計算できる。その結果、歩留りを向上できるであろう。

図２に、ＤＡモード論理を有する試験制御器１０２の構造をより詳しく示す。試験制御器１０２は、ＢＩＳＴ論理２００と、直接アクセスモード論理２０１と、多重化器２０２とを含む。ＢＩＳＴ論理２００およびＤＡモード論理２０１は、２つの別々の構成要素（entities）である。ＤＡモード論理２０１は、データバス２１０、命令バス２１２、およびアドレスバス２１４を介して、メモリ試験器と接続できる。一方、ＢＩＳＴ論理２００は、スキャンインデータ線２２０と、スキャンアウトデータ線２２２と、合格／不合格信号線２２４とを含む論理試験器インターフェースを有している。ＢＩＳＴ論理２００から生成されたデータ、命令およびアドレス（データ２２６、命令２２８およびアドレス２３０）と、ＡＤモード論理２０１から生成されたデータ、命令およびアドレス（データ２３２、命令２３４およびアドレス２３６）とを、１つの共通のインターフェース（すなわち、多重化器２０２）に多重化し、データバス２４０、命令バス２４２およびアドレスバス２４４を介して、ｅＤＲＡＭへ出力する。

使用者は、専用モード信号によって、２つの試験モードのいずれかを外部から選択できる。２つの外部ピン（Ｂ＿ＭＯＤ＜１＞およびＢ＿ＭＯＤ＜０＞）を使用して、以下の表１に示すように、異なるモード間を区別する。

埋め込みＤＲＡＭ（ｅＤＲＡＭ）では、ピンの制限は、試験器ｅＤＲＡＭインターフェースを特定するための重要な手段（major driver）である。今日の技術では、非常に大きく幅の広いｅＤＲＡＭ（例えば、２５６ビットデータ幅で最大３２Ｍｂ）を得られる。ビットエラーマップを収集し、外部メモリ試験器とインターフェースするためには、全てのデータをチップまたは集積回路の外側に持ち出さなければならない。本発明は、この問題を、外部メモリ試験器とインターフェースするためのたった２３個のピン（例えば、データのための１０個のピン、命令のための４個のピンおよびアドレスのための９個のピン）を使用する、非常にコンパクトなプロトコルによって解決する。

図３は、ＤＡモード論理２０１の詳しい構造を示す。ＤＡモード論理２０１は、外部試験器から受け取ったデータを多重化するためのデータ多重化器３００と、外部試験器から受け取った命令を復号するための命令復号器３０１と、外部試験器から受け取ったアドレスを多重化するためのアドレス多重化器３０２と、レジスタバンク３０３とを含む。データ多重化器３００は、データバス２１０から受け取った２ｄａｔａ＿ｉｎビット３１０を、ビット３１７を複製することにより、バス幅全体（ここでは、６４入出力ｅＤＲＡＭ）に拡張する。ただし、最も頻繁に使用されるデータパターンによって(for the most used data pattern)、ｅＤＲＡＭを特徴付け、かつデバッグするためには、上記した２つのデータビットに含まれる情報があれば十分である。ｅＤＲＡＭから読み出されたｄａｔａ＿ｏｕｔ３１６は、データ多重化器３００に含まれるレジスタへ保存され、８ビットパケット３１１で外部メモリ試験器へ送られる（つまり、６４入出力ｅＤＲＡＭから全てのデータを読み出すためには、８周期が必要である）。

命令復号器は、命令バス２１２を介して命令（４ビット）を受け取り、必要とされる全てのＳＤＲＡＭ命令３１８を、ｅＤＲＡＭへ送ることができる。また、命令復号器は、多重化器命令線３２０を介してデータ出力多重化器３００を制御するため、レジスタ命令線３２４を介してレジスタバンク３０３を制御するため、および、同時通信命令線３２２を介して同時通信機能を処理するために使用される。

アドレス多重化器３０２は、必要なアドレスピンの数を減らすために使用される。ｅＤＲＡＭアドレス空間を分割して、より小さなアドレス可能な単位で試験してもよい。試験制御器は、最大３２ＭビットのｅＤＲＡＭをアドレスできる。ただし、現在の構造（１２８入出力）では、１０個の行アドレス、３つのバンクアドレス、および５つの列アドレスが必要である。さらに、冗長行を試験するために、もう１つの列アドレスをアドレスする必要がある（すなわち、３２ＭＢ＝２＾（行アドレス）^＊２＾（バンクアドレス）^＊２＾（列アドレス）^＊入出力）。必要なアドレスピンの数を減らすために、アドレスバス３１４を、９ビットに固定する。次に、アドレス多重化器３０２を使用して、アドレスバス３１４を、行アドレスバス３２８、列アドレスバス３３０またはレジスタバス３２２へ必要に応じて切り替える。従って、ｅＤＲＡＭの全てのアドレスにたった９個のピンでアクセスできる。

作動時には、レジスタロード命令が、バンクアドレス（３ビット）３３６と、冗長行ビットと、最上位行アドレスビット３３４とを、レジスタ３０３へロードする。続いて、行アドレス３３４およびバンクアドレス３３６は、レジスタ命令バス３２４を介して命令復号器３０１からの命令がくると、ｅＤＲＡＭへ送られる。他の全ての行および列アドレスは、行アドレスバス３２８と列アドレスバス３３０とを介してアドレス多重化器３０２から直接駆動される。

従って、上記説明および図３に示すように、試験制御器の一実施形態によれば、たった２３個のピンを使用して外部メモリ試験器へアクセスできる。たった２３個のピンとはすなわち、データバス２１０を介したデータのための１０個のピン（ｄａｔａ＿ｉｎ（２ビット）およびｄａｔａ＿ｏｕｔ（８ビット））、命令バス２１２を介した命令のための４つのピンおよびアドレスバス２１４を介したアドレスのための９個のピンである。

図４を参照しながら、本発明のメモリ装置の試験方法について説明する。ステップ４０２では、上記のように試験制御器と少なくとも１つのｅＤＲＡＭとを有するＡＳＩＣを準備する。２つの外部ピン（すなわち、Ｂ＿ＭＯＤ＜１＞およびＢ＿ＭＯＤ＜０＞）を、ＡＳＩＣが試験モードであるか否かを決定するためにチェックする（ステップ４０４）。ステップ４０６では、ＡＳＩＣが試験モードでない場合、ステップ４０４へ戻り、試験モードが起動されるのを待つ。ステップ４０６で、ＡＳＩＣが試験モードであることが決定されると、ステップ４０８で、ＡＳＩＣがＢＩＳＴ試験モードであるのか、直接アクセス（ＤＡ）試験モードであるのかを、上記の表１によって決定する。

ステップ４０８で、ＡＳＩＣがＤＡ試験モードであると決定されると、外部メモリ試験器は試験データをＡＳＩＣへ送り、ＡＳＩＣは、この試験データを、ｅＤＲＡＭのバス幅に多重化する（ステップ４１０）。次に、外部メモリ試験器は、試験されるアドレスをＡＳＩＣへ送り、ＡＳＩＣは、このアドレスを、アドレス多重化器３０２によって多重化する（ステップ４１２）。次に、多重化したデータを、命令復号器３０１による制御に従い、特定のアドレスへ送る（ステップ４１４）。ｅＤＲＡＭの試験を行った後、ｅＤＲＡＭから受け取ったデータを、外部試験器に多重化する（ステップ４１６）。外部試験器は、エラービットマップが生成され、冗長アルゴリズムを計算する（ステップ４１８）。エラービットマップを生成し、冗長アルゴリズムを決定することでると、ｅＤＲＡＭの任意のエラーメモリセルを修復できる。

さらに、ステップ４０８で、ＡＳＩＣがＢＩＳＴ試験モードであると決定されると、メモリの試験は、ステップ４２２へ進む。ＢＩＳＴ試験モードは、外部試験器が試験プログラムをＢＩＳＴエンジンへ（スキャンインを介して）転送する場合と、内蔵試験プログラム（ＢＩＳＴエンジン自体の一部）が使用される場合の、２つの場合に分けられる。いずれの場合も、外部試験器は、試験プログラムを実行するためにＢＩＳＴを起動し（ステップ４２２）、試験終了（ＥＯＴ）信号の示すＢＩＳＴの終了まで待機する（ステップ４２４）。この段階では、データが試験器へ転送されて戻ることはない。試験の終了後、合格／不合格信号によって、試験に合格したか否かを示す。次に、論理試験器が、合格／不合格信号を受け取り（ステップ４２６）、ＡＳＩＣが良質かまたは悪質かを決定する（ステップ４２８）。

図５に、本発明を、試験制御器群を用いる構成に適用した例を示す。この例では、ＡＳＩＣ５００が、複数のｅＤＲＡＭ５０１と、これに対応する試験制御器５０２とを含んでいる。ＤＡモード論理は、この構成にアドレスするための同時通信機能を有している。各試験制御器５０２は、チップＩＤレジスタ５０３を有している。好ましくは、チップＩＤレジスタは、この構成に存在する各ｅＤＲＡＭにつき１ビットを保存する１１ビットレジスタであり、各ビット位置は、最大１１個のｅＤＲＡＭの１つ１つに固有のものである（例えば、ビット［０］＝１は、第１ｅＤＲＡＭを起動するという意味である）。１１ビットレジスタを用いる理由は、外部試験器５０２の用いる同時通信命令が、チップＩＤレジスタ５０３への書き込みに、９ビット幅アドレスバス５１４と、データバス５１０の２ビット幅ｄａｔａ＿ｉｎバスとを使用するからである。したがって、この構成は、最大１１個のｅＤＲＡＭをアドレスできるため、現在使用されているたいていのＡＳＩＣの要求を満たしている。このことにより、半導体デバイスの設計者は、同じインターフェースを用いて試験可能な１１個までのｅＤＲＡＭを有する、複雑なＡＳＩＣを作成できる。

全ての試験制御器５０２は、同じデータバス５１０、命令バス５１２およびアドレスバス５１４と接続されている。外部試験器５０２は、全ての試験制御器レジスタ５０３へ転送される同時通信命令を送ることができる。同時通信命令は、チップＩＤレジスタ５０３の各々と比較されるＩＤを含んでいる。ＩＤが一致する場合、この試験制御器は、命令を受け付ける。ＩＤが一致しない場合、試験制御器は、後続の命令を全て無視する。このことにより、メモリ試験器５０２は、ただ１つの命令と並行して試験制御器群に書き込みを行える（試験時間の短縮）。また、１つの読み込み周期で、各試験制御器からのデータを個別に収集できる。

本発明により、メモリ試験器を有する商品ＤＲＡＭと同じ方法で埋め込みＤＲＡＭを試験できる。非常に大きな入出力幅を有するｅＤＲＡＭでさえ試験でき、エラービットマップを、ごく少数の追加のピンで収集できる。この新たなＤＡモード論理を既存のＢＩＳＴアプローチと組み合わせることにより、試験方法を非常に柔軟にでき、製品に応じて最良の試験器プラットフォームを選択できる。本発明の試験制御器群を用いることにより、非常に幅の広い用途／製品を、同じ試験構想で達成できる。

さらに、異なる製品に対して同じ試験プログラムを使用でき、商品ＤＲＡＭビジネスの歩留り改善計画を、そのまま（例えば、同じ試験器プラットフォームで）使用できる。

本発明を、好ましい実施形態を参照しながら説明してきたが、添付の特許請求の範囲によって規定される本発明の精神および範囲を逸脱することなく、実施形態に様々な形式上・詳細上の変更を加えることができることは、当業者であれば理解できるであろう。

本発明の直接アクセスモード論理を有する試験制御器を備えたメモリ装置を含む試験システムのブロック図である。本発明の直接アクセスモード論理を有する試験制御器のブロック図である。本発明の直接アクセスモード論理回路のブロック図である。本発明のメモリ装置の試験方法を示すフローチャート図である。本発明の、対応する試験制御器を有する複数のメモリ装置を備えた専用集積回路（ＡＳＩＣ）を含む試験システムのブロック図である。内蔵型自己試験（ＢＩＳＴ）論理を有する試験制御器を備えたメモリ装置を含む従来の試験システムのブロック図である。

Claims

複数のメモリセルを含む、データ保存用の埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）と、
上記した複数のメモリセルの欠陥の有無を決定するためにセルを試験する試験制御器とを備え、
この試験制御器は、
試験を実行すると共に論理試験器と接続する内蔵型自己試験（ＢＩＳＴ）論理回路と、
上記のｅＤＲＡＭを外部メモリ試験器とインターフェースさせる直接アクセスモード論理回路とを含む、半導体装置。
上記の試験制御器が、ＢＩＳＴ論理回路および直接アクセスモード論理回路からのデータ，命令およびアドレスを多重化してｅＤＲＡＭに送るための多重化器をさらに備える、請求項１に記載の半導体装置。
上記の直接アクセスモード論理回路が、
外部メモリ試験器から試験データパターンを受け取り、受け取った試験データをｅＤＲＡＭのバス幅に拡張し、拡張したデータをｅＤＲＡＭへ送るデータ多重化器と、
試験のためにアドレスを受け取るアドレス多重化器と、
ｅＤＲＡＭに命令を送ると共に、データ多重化器およびアドレス多重化器を制御する命令復号器とをさらに備える、請求項１または２に記載の半導体装置。
上記の直接アクセスモード論理回路が、
バンクアドレスと、冗長行アドレスビットと、最上位行アドレスビットとを保存するためのレジスタバンクをさらに備え、
上記アドレスが、上記命令復号器からのレジスタロード命令に応じてアクセスされる、請求項３に記載の半導体装置。
上記したｅＤＲＡＭの行アドレスおよび列アドレスが、ｅＤＲＡＭに対応するアドレス多重化器から直接アクセスされる、請求項３または４に記載の半導体装置。
上記のデータ多重化器が、試験結果を上記の外部試験器に出力するようになっている、請求項３〜５のいずれか一項に記載の半導体装置。
上記ＢＩＳＴ論理回路と直接アクセスモード回路のいずれを使用するかを決定するための２つの外部ピンをさらに備える、請求項１〜６のいずれか一項に記載の半導体装置。
複数のｅＤＲＡＭと複数の試験制御器とをさらに備え、
これら複数のｅＤＲＡＭの各々が、上記した複数の試験制御器の１つと動作可能に連結されている、請求項１〜７のいずれか一項に記載の半導体装置。
上記した複数の試験制御器の各々が、ｅＤＲＡＭのＩＤを保存するためのレジスタを含む、請求項８に記載の半導体装置。
試験パターンを生成するための外部メモリ試験器と、
専用集積回路（ＡＳＩＣ）とを備え、
この専用集積回路は、
複数のメモリセルを含む、データ保存用の埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）を少なくとも１つと、
複数のメモリセルの欠陥の有無を決定するためにセルを試験する試験制御器とを含み、
この試験制御器は、
試験を実行すると共に論理試験器と接続する内蔵型自己試験（ＢＩＳＴ）論理回路と、
上記のｅＤＲＡＭを外部メモリ試験器と接続させる直接アクセスモード論理回路とを含む、半導体装置の試験システム。
上記の試験制御器が、ＢＩＳＴ論理回路および直接アクセスモード論理回路からのデータ，命令およびアドレスを多重化してｅＤＲＡＭに送るための多重化器をさらに備える、請求項１０に記載のシステム。
上記の直接アクセスモード論理回路が、
外部メモリ試験器から試験データパターンを受け取り、受け取った試験データをｅＤＲＡＭのバス幅に拡張し、拡張したデータをｅＤＲＡＭへ送るデータ多重化器と、
試験のためにアドレスを受け取るアドレス多重化器と、
ｅＤＲＡＭへ命令を送ると共に、データ多重化器およびアドレス多重化器を制御する命令復号器とをさらに備える、請求項１０または１１に記載のシステム。
上記のデータ多重化器が、試験結果を外部試験器へ出力するようになっており、
外部試験器が、少なくとも１つのｅＤＲＡＭのエラービットマップを生成すると共に、少なくとも１つのｅＤＲＡＭの任意の欠陥セルを修復するための冗長アルゴリズムを決定するようになっている、請求項１０〜１２のいずれか一項に記載のシステム。
複数のｅＤＲＡＭと複数の試験制御器とをさらに備え、
複数のｅＤＲＡＭの各々が、複数の試験制御器の１つと動作可能に連結されており、
複数の試験制御器の各々が、ｅＤＲＡＭのＩＤを保存するためのレジスタを含む、請求項１０〜１３のいずれか一項に記載のシステム。
上記の外部試験器が、同時通信命令を発するようになっており、
この同時通信命令が、試験される複数のｅＤＲＡＭのＩＤを含む、請求項１４に記載のシステム。
複数のメモリセルを含む、データ保存用の埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）と、複数のメモリセルの欠陥の有無を決定するためにセルを試験する試験制御器とを備え、この試験制御器が、試験を実行すると共に論理試験器と接続する内蔵型自己試験（ＢＩＳＴ）論理回路と、ｅＤＲＡＭを外部メモリ試験器とインターフェースさせる直接アクセスモード論理回路とを含む半導体装置を準備するステップと、
半導体装置が試験モードであるか否かを決定するステップと、
半導体装置が試験モードである場合に、上記のＢＩＳＴ論理回路と直接アクセスモード論理回路のいずれを使用するかを決定するステップと、
半導体装置の欠陥試験を行うステップとを含む、半導体装置の試験方法。
ＢＩＳＴ論理回路を使用する場合、
論理試験器からＢＩＳＴ試験を開始するステップと、
論理試験器で試験終了（ＥＯＴ）信号を受け取るステップと、
ＢＩＳＴ論理回路から合格／不合格信号を受け取るステップと、
半導体装置が良質であるかまたは悪質であるかを決定するステップとをさらに含む、請求項１６に記載の方法。
直接アクセスモード論理回路を使用する場合、
外部試験器からのデータを半導体装置のバス幅に多重化するステップと、
外部試験器からの、試験されるセルを特定するアドレスを多重化するステップと、
メモリセルの試験結果を外部メモリ試験器へ出力するステップとをさらに含む、請求項１６または１７に記載の方法。
試験結果からエラービットマップを生成し、冗長アルゴリズムを計算するステップをさらに含む、請求項１６〜１８のいずれか一項に記載の方法。
上記のエラービットマップおよび冗長アルゴリズムを使用して欠陥メモリセルを修復するステップをさらに含む、請求項１９に記載の方法。