GR990100210A - Ενσωματωμενες δομες αυτοελεγχου και αλγοριθμοι ελεγχου για μνημες τυχαιας προσπελασης - Google Patents

Ενσωματωμενες δομες αυτοελεγχου και αλγοριθμοι ελεγχου για μνημες τυχαιας προσπελασης

Info

Publication number
GR990100210A
GR990100210A GR990100210A GR990100210A GR990100210A GR 990100210 A GR990100210 A GR 990100210A GR 990100210 A GR990100210 A GR 990100210A GR 990100210 A GR990100210 A GR 990100210A GR 990100210 A GR990100210 A GR 990100210A
Authority
GR
Greece
Prior art keywords
test
bist
rwr
circuity
scheme
Prior art date
Application number
GR990100210A
Other languages
English (en)
Inventor
Original Assignee
I.S.D.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by I.S.D. filed Critical I.S.D.
Priority to KR1020017002338A priority Critical patent/KR20010074847A/ko
Publication of GR990100210A publication Critical patent/GR990100210A/el

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

Παρουσιάζεται μια ενσωματωμένη δομή αυτοελέγχου (Built-In Self Test - BIST) για τον έλεγχο Μνημών Τυχαίας Προσπέλασης (RAMs). Αυτή η δομή έχει την ικανότητα να ελέγχει είτε ξεχωριστές είτε ενσωματωμένες RAMs. Επίσης δίδονται αλγόριθμοι ελέγχου για την αξιοποίηση αυτής της δομής προκειμένου να ανιχνεύονται όλα τα Σφάλματα Γειτνίασης Μοτίβου Δεδομένων (Neighborhood Pattern Sensitive Faults - NPSFs) καθώς και όλα τα σφάλματα μόνιμης τιμής και μετάβασης στη διάταξη μνήμης, και επίσης όλα τα απλά σφάλματα μόνιμης τιμής στο κύκλωμα αποκωδικοποίησης διεύθυνσης ή ανάγνωσης/εγγραφής. Το κύκλωμα BIST περιλαμβάνει έναν Ελεγκτή BIST, μία μονάδα Παραγωγής Δεδομένων Ελέγχου (TPG), έναν καταχωρητή (RWR) για την ανάγνωση και την εγγραφή των δεδομένων του ελέγχου από/προς τη διάταξη μνήμης και ένα κύκλωμα ελεγκτή εισόδου/εξόδου. Ο Ελεγκτής BIST ελέγχει τη RAM κατά τη διάρκεια διενέργειας του ελέγχου ενώ η TPG παράγει τα κατάλληλα δεδομένα ελέγχου για να ελέγξει τη RAM. Τα δεδομένα ελέγχου χρησιμοποιούνται για την πλήρωση του καταχωρητή RWR. Δεδομένου ότι, στην προτεινόμενη δομή, οι κυψέλες του RWR συνδέονται κατευθείαν με τους ενισχυτές σήματος (sense amplifiers) και τους οδηγούς εγγραφής (write buffers) του κυκλώματος ανάγνωσης/εγγραφής, τα δεδομένα του ελέγχου μπορούν να εγγραφούν στις κυψέλες μίας γραμμής παράλληλα ενώ πολλαπλές γραμμές μπορούν να εγγραφούν με τα ίδια δεδομένα ελέγχου σε διαδοχικές συνόδους εγγραφής. Επιπλέον, δίδονται διάφορες μέθοδοι για την εκτίμηση των δεδομένων που ανακτώνται στο RWR από τη διάταξη μνήμης, προκειμένου να αναγνωριστούν και να εντοπιστούν τα ενδεχόμενα σφάλματα. Τέλος, ο ελεγκτής εισόδου/εξόδου έχει την ικανότητα να αποθηκεύει πληροφορίες ελέγχου που αφορούν τη θέση μίας εσφαλμένης λειτουργίας στη RAM και να εξάγει αυτές τις πληροφορίες στο εξωτερικό περιβάλλον διαμέσου ενός ολοκληρωμένου κυκλώματος θύρας Ι/Ο ή σε συνεργασία μ'έναν ελεγκτή TAP.ΰ
GR990100210A 1999-06-23 1999-06-23 Ενσωματωμενες δομες αυτοελεγχου και αλγοριθμοι ελεγχου για μνημες τυχαιας προσπελασης GR990100210A (el)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020017002338A KR20010074847A (ko) 1999-06-23 2000-06-23 랜덤 엑세스 메모리용 내장 셀프 테스트 구조 및 테스팅알고리즘

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GR99100210 1999-06-23

Publications (1)

Publication Number Publication Date
GR990100210A true GR990100210A (el) 2001-02-28

Family

ID=10943851

Family Applications (1)

Application Number Title Priority Date Filing Date
GR990100210A GR990100210A (el) 1999-06-23 1999-06-23 Ενσωματωμενες δομες αυτοελεγχου και αλγοριθμοι ελεγχου για μνημες τυχαιας προσπελασης

Country Status (4)

Country Link
EP (1) EP1112577A1 (el)
JP (1) JP2003503813A (el)
GR (1) GR990100210A (el)
WO (1) WO2001001422A1 (el)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7171596B2 (en) * 2002-09-11 2007-01-30 Infineon Technologies Ag Circuit and method for testing embedded DRAM circuits through direct access mode
JP4826116B2 (ja) * 2005-03-25 2011-11-30 富士通株式会社 Ｒａｍ試験装置及び試験方法
US7818625B2 (en) 2005-08-17 2010-10-19 Microsoft Corporation Techniques for performing memory diagnostics
US7477186B2 (en) * 2005-10-11 2009-01-13 Sony Ericsson Mobile Communications Ab Memory systems with column read to an arithmetic operation circuit, pattern detector circuits and methods and computer program products for the same
CN112817802A (zh) * 2020-10-22 2021-05-18 深圳市宏旺微电子有限公司 一种存储芯片故障检测方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0398357A2 (en) * 1989-05-19 1990-11-22 Kabushiki Kaisha Toshiba Test circuit in semiconductor memory device
US5291076A (en) * 1992-08-31 1994-03-01 Motorola, Inc. Decoder/comparator and method of operation
US5661729A (en) * 1995-04-28 1997-08-26 Song Corporation Semiconductor memory having built-in self-test circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0398357A2 (en) * 1989-05-19 1990-11-22 Kabushiki Kaisha Toshiba Test circuit in semiconductor memory device
US5291076A (en) * 1992-08-31 1994-03-01 Motorola, Inc. Decoder/comparator and method of operation
US5661729A (en) * 1995-04-28 1997-08-26 Song Corporation Semiconductor memory having built-in self-test circuit

Also Published As

Publication number Publication date
WO2001001422A1 (en) 2001-01-04
EP1112577A1 (en) 2001-07-04
JP2003503813A (ja) 2003-01-28

Similar Documents

Publication Publication Date Title
JP3746621B2 (ja) 複合半導体メモリ装置のセルフテスト回路及びこれを用いたセルフテスト方法
KR0134751B1 (ko) 테스트 결과 신호를 유지하기 위한 레지스터를 가진 반도체 메모리 장치
JP2001273799A5 (el)
TW338106B (en) Semiconductor memory testing apparatus
US20070011596A1 (en) Parity check circuit to improve quality of memory device
KR940022582A (ko) 병렬비트테스트모드내장 반도체 메모리
US6691247B2 (en) Circuit and method for masking a dormant memory cell
US7765442B2 (en) Memory device testable without using data and dataless test method
JPH06318400A (ja) 半導体メモリの試験回路
DE60142044D1 (de) Ram-zellenarchitektur mit transparenter ununterbrochener auffrischung
EP1200963A4 (en) BUS DYNAMIC RAM MEMORY TEST
JP2005302250A (ja) 半導体装置
JP3797810B2 (ja) 半導体装置
KR100761394B1 (ko) 반도체 메모리 장치
GR990100210A (el) Ενσωματωμενες δομες αυτοελεγχου και αλγοριθμοι ελεγχου για μνημες τυχαιας προσπελασης
JP2004071098A (ja) 半導体記憶装置及び半導体記憶装置の試験方法
US5740179A (en) Method and apparatus for a design for test, parallel block write operation
KR100275724B1 (ko) 테스트 타임이 감소되는 고속 반도체 메모리 장치의 입출력 회로
CA2340633A1 (en) Memory supervision
KR20080006711A (ko) 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치
US6473873B1 (en) Semiconductor memory device
TW345663B (en) Semiconductor memory device
KR20020017771A (ko) Ｄｒａｍ의 ｂｉｓｔ 회로
GB2344975A (en) Communication port testing module and method
KR100660538B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
ML Lapse due to non-payment of fees