KR20080006711A - 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치 - Google Patents

내장형 자체 테스트 회로를 구비한 반도체 메모리 장치 Download PDF

Info

Publication number
KR20080006711A
KR20080006711A KR1020060065762A KR20060065762A KR20080006711A KR 20080006711 A KR20080006711 A KR 20080006711A KR 1020060065762 A KR1020060065762 A KR 1020060065762A KR 20060065762 A KR20060065762 A KR 20060065762A KR 20080006711 A KR20080006711 A KR 20080006711A
Authority
KR
South Korea
Prior art keywords
test mode
circuit
test
data
command
Prior art date
Application number
KR1020060065762A
Other languages
English (en)
Inventor
천권수
이호철
장기호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060065762A priority Critical patent/KR20080006711A/ko
Publication of KR20080006711A publication Critical patent/KR20080006711A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내장형 자체 테스트 회로를 구비한 반도체 메모리 장치가 개시된다. 반도체 메모리 장치는 테스트 모드 설정회로, 및 메모리 회로를 구비한다. 테스트 모드 설정회로는 내장형 자체 테스트 회로(BIST)의 출력인 제 1 테스트 모드 제어신호와 외부에서 인가된 테스트 정보에 기초하여 발생된 제 2 테스트 모드 제어신호에 기초하여 테스트 모드 신호를 발생시킨다. 메모리 회로는 상기 테스트 모드 신호, 제 1 어드레스, 및 제 1 커맨드에 응답하여 내부에 포함된 메모리 셀들에 제 1 데이터를 기입하고 상기 메모리 셀들에 저장된 제 2 데이터를 독출한다. 테스트 모드 설정회로는 내장형 자체 테스트 회로(BIST)의 외부에 위치한다. 따라서, 반도체 메모리 장치는 내장형 자체 테스트 회로(BIST)를 사용하여 메모리 셀을 테스트할 수도 있고 내장형 자체 테스트 회로(BIST)를 사용하지 않고 메모리 셀을 테스트할 수도 있다.

Description

내장형 자체 테스트 회로를 구비한 반도체 메모리 장치{SEMOCONDUCTOR MEMORY DEVICE HAVING A BUILT-IN SELF TEST CIRCUIT}
도 1은 내장형 자체 테스트 회로를 구비한 종래의 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 하나의 실시예에 따른 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 반도체 메모리 장치에 포함된 메모리 회로의 개략도이다.
*도면의 주요부분에 대한 부호 설명*
10, 110 : I/O 인터페이스
20, 120 : 멀티플렉서
30, 130 : 내장형 자체 테스트 회로(BIST)
40, 60, 140 : 테스트 모드 설정회로
50, 150 : 메모리 회로
100 : 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치에 관한 것이다.
내장형 자체 테스트 회로(Built-IN Self Test circuit; BIST)는 테스트 알고리즘을 구동할 수 있도록 설계되어 반도체 메모리 장치 내부에 포함된 로직 회로이다. 외부에서 적절한 테스트 신호를 인가하면 내장형 자체 테스트 회로(BIST)는 메모리 테스트를 수행하고 그 결과를 외부에 출력한다. 생산된 반도체 메모리 장치는 메모리 셀, 각종 버스 등에 다양한 물리적 결함을 가질 수 있는데, 이러한 물리적 결함은 다양한 형태의 논리적 오류를 발생시킬 수 있다. 반도체 메모리 사업에서, 가능한 많은 오류를 가능한 한 짧은 시간에 테스트하는 것은 중요한 일이며, 이를 위해 많은 테스트 알고리즘이 개발되어 왔다.
DRAM(Dynamic Random Access Memory)에 내장된 내장형 자체 테스트 회로(BIST)는 패키지 단계 이후에 DRAM 셀의 정상적인 동작 여부를 테스트하고 유저(user)에게 테스트 결과를 피드백하는 기능을 한다. 내장형 자체 테스트 회로(BIST)는 DRAM의 결함을 검출하기 위해 DRAM 결함 모델을 기반으로 만들어진 테스트 알고리즘에 따라 정상 독출/기입 기능으로 DRAM 셀의 테스트를 수행한다.
내장형 자체 테스트 회로를 구비한 반도체 메모리 장치에서, 내장형 자체 테스트 회로(BIST)를 사용하지 않고 유저가 외부에서 입력한 어드레스, 커맨드, 데이터를 사용하여 메모리 셀을 테스트할 필요가 있을 수 있다.
종래에는 테스트 모드 설정회로가 내장형 자체 테스트 회로(BIST) 내에 포함되어 있어서, 유저가 내장형 자체 테스트 회로(BIST)를 사용하지 않고 메모리 셀을 테스트하는 것은 쉬운 일이 아니었다. 따라서, 종래에는 내장형 자체 테스트 회로(BIST) 내에 있는 테스트 모드 설정회로 외에 또 다른 테스트 모드 설정회로를 반도체 메모리 장치 내에 구비하였다.
도 1은 내장형 자체 테스트 회로(BIST)를 구비한 종래의 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 I/O 인터페이스(10), 멀티플렉서(20), 내장형 자체 테스트 회로(BIST)(30), 제 1 테스트 모드 설정회로(40), 메모리 코어와 메모리 주변회로를 포함하는 메모리 회로(50), 및 제 2 테스트 모드 설정회로(60)를 구비한다.
I/O 인터페이스(10)는 외부로부터 어드레스(XADD), 커맨드(XCMD), 및 데이터(XDATA)를 수신하고 테스트 모드 제어신호(RTCS)와 어드레스(RADD), 커맨드(RCMD), 및 데이터(RDATA)를 발생시킨다.
내장형 자체 테스트 회로(BIST)(30)는 비스트 인에이블 신호(BIST_EN)에 응답하여 테스트 모드 제어신호(BTCS)와 어드레스(BADD), 커맨드(BCMD), 및 데이터(BDATA)를 발생시킨다. 또한, 내장형 자체 테스트 회로(BIST)(30)는 제 1 테스트 모드 제어신호(TCS1)에 응답하여 제 1 테스트 모드 신호(TMRS1)를 발생시킨다. 제 1 테스트 모드 설정회로(40)는 내장형 자체 테스트 회로(BIST)(30) 내에 내장되어 있고 제 1 테스트 모드 제어신호(TCS1)에 응답하여 테스트 모드 신호(TMRS1)를 발생시킨다. 제 2 테스트 모드 설정회로(60)는 내장형 자체 테스트 회로(BIST)(30) 의 외부에 위치하며 제 2 테스트 모드 제어신호(TCS2)에 응답하여 제 2 테스트 모 드 신호(TMRS2)를 발생시킨다.
멀티플렉서(20)는 비스트 인에이블 신호(BIST_EN)에 응답하여 I/O 인터페이스(10)의 출력인 어드레스(RADD), 커맨드(RCMD), 및 데이터(RDATA)와 내장형 자체 테스트 회로(BIST)(30)의 출력신호인 어드레스(BADD), 커맨드(BCMD), 및 데이터(BDATA) 중에서 선택된 어드레스(ADD), 커맨드(CMD), 및 데이터(DATA)를 출력한다. 또한, 멀티플렉서(20)는 비스트 인에이블 신호(BIST_EN) 및 테스트 모드 제어신호들(BTCS, RTCS)에 응답하여 제 1 테스트 모드 제어신호(TCS1) 및 제 2 테스트 모드 제어신호(TCS2)를 발생시킨다. 제 1 테스트 모드 제어신호(TCS1)는 테스트 모드 제어신호(BTCS)에 대응하는 신호이고, 제 2 테스트 모드 제어신호(TCS2)는 테스트 모드 제어신호(RTCS)에 대응하는 신호이다. 메모리 회로(50)는 제 1 테스트 모드 신호(TMRS1), 제 2 테스트 모드 신호(TMRS2), 어드레스(ADD), 커맨드(CMD), 및 데이터(DATA)에 응답하여 내부에 포함된 메모리 셀들에 데이터를 기입하고 독출한다. 도 1에 도시된 종래의 반도체 메모리 장치는 내장형 자체 테스트 회로(BIST) 내에 있는 테스트 모드 설정회로 외에 또 다른 테스트 모드 설정회로를 반도체 메모리 장치 내에 구비하여, 내장형 자체 테스트 회로(BIST)를 사용하지 않고 메모리 셀을 테스트할 수 있다. 그런데, 도 2의 회로는 내장형 자체 테스트 회로(BIST) 내에 포함되어 있는 테스트 모드 설정회로 외에 또 다른 테스트 모드 설정회로를 반도체 메모리 장치 내에 구비하기 때문에 반도체 집적회로에서 차지하는 칩 사이즈가 증가한다는 단점이 있다.
따라서, 칩 사이즈를 증가시키지 않고서 내장형 자체 테스트 회로(BIST)를 사용하지 않고 메모리 셀을 테스트할 수 있는 기술이 필요하다.
본 발명의 목적은 내장형 자체 테스트 회로(BIST)를 사용하지 않고 메모리 셀을 테스트할 수 있는 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 테스트 모드 설정회로, 및 메모리 회로를 구비한다.
테스트 모드 설정회로는 내장형 자체 테스트 회로(BIST)의 출력인 제 1 테스트 모드 제어신호와 외부에서 인가된 테스트 정보에 기초하여 발생된 제 2 테스트 모드 제어신호에 기초하여 테스트 모드 신호를 발생시킨다. 메모리 회로는 상기 테스트 모드 신호, 제 1 어드레스, 및 제 1 커맨드에 응답하여 내부에 포함된 메모리 셀들에 제 1 데이터를 기입하고 상기 메모리 셀들에 저장된 제 2 데이터를 독출한다.
본 발명의 하나의 실시예에 의하면, 상기 테스트 모드 설정회로는 상기 내장형 자체 테스트 회로(BIST)의 외부에 위치한다.
본 발명의 하나의 실시예에 의하면, 비스트 인에이블 신호가 인에이블 상태일 때, 상기 테스트 모드 신호는 상기 제 1 테스트 모드 제어신호에 기초하여 발생된다.
본 발명의 하나의 실시예에 의하면, 비스트 인에이블 신호가 인에이블 상태 일 때, 상기 제 1 어드레스, 상기 제 1 커맨드, 및 상기 제 1 데이터는 각각 상기 내장형 자체 테스트 회로(BIST)에 의해 발생된 제 2 어드레스, 제 2 커맨드, 및 제 2 데이터에 기초하여 발생된다.
본 발명의 하나의 실시예에 의하면, 비스트 인에이블 신호가 디스에이블 상태일 때, 상기 테스트 모드 신호는 상기 제 2 테스트 모드 제어신호에 기초하여 발생된다.
본 발명의 하나의 실시예에 의하면, 비스트 인에이블 신호가 디스에이블 상태일 때, 상기 제 1 어드레스, 상기 제 1 커맨드, 및 상기 제 1 데이터는 각각 외부에서 입력된 제 3 어드레스, 제 3 커맨드, 및 제 3 데이터에 기초하여 발생된다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치는 I/O 인터페이스, 내장형 자체 테스트 회로(BIST), 멀티플렉서, 테스트 모드 설정회로, 및 메모리 회로를 구비한다.
I/O 인터페이스는 외부로부터 제 1 어드레스, 제 1 커맨드, 및 제 1 데이터를 수신하고 제 1 테스트 모드 제어신호, 제 2 어드레스, 제 2 커맨드, 및 제 2 데이터를 발생시킨다. 내장형 자체 테스트 회로(BIST)는 비스트 인에이블 신호에 응답하여 제 2 테스트 모드 제어신호, 제 3 어드레스, 제 3 커맨드, 및 제 3 데이터를 발생시킨다. 멀티플렉서는 상기 비스트 인에이블 신호에 응답하여 제 2 어드레스, 제 2 커맨드, 및 제 2 데이터와 상기 내장형 자체 테스트 회로(BIST)의 출력신호인 제 3 어드레스, 제 3 커맨드, 및 제 3 데이터 중에서 선택된 제 4 어드레스, 제 4 커맨드, 및 제 4 데이터를 출력하고, 상기 제 1 테스트 모드 제어신호 및 상 기 제 2 테스트 모드 제어신호 중에서 하나를 선택하여 제 3 테스트 모드 제어신호를 발생시킨다. 테스트 모드 설정회로는 상기 제 3 테스트 모드 제어신호에 응답하여 테스트 모드를 설정하기 위한 테스트 모드 신호를 발생시킨다. 메모리 회로는 상기 테스트 모드 신호, 상기 제 4 어드레스, 및 상기 제 4 커맨드에 응답하여 내부에 포함된 메모리 셀들에 상기 제 4 데이터를 기입하거나 상기 메모리 셀들에 저장된 데이터를 독출한다.
본 발명의 하나의 실시예에 의하면, 상기 테스트 모드 설정회로는 상기 내장형 자체 테스트 회로(BIST)의 외부에 위치한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 2는 본 발명의 하나의 실시예에 따른 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 I/O 인터페이스(110), 멀티플렉서(120), 내장형 자체 테스트 회로(BIST)(130), 테스트 모드 설정회로(140), 및 메모리 코어와 메모리 주변회로를 포함하는 메모리 회로(150)를 구비한다.
I/O 인터페이스(110)는 외부로부터 어드레스(XADD), 커맨드(XCMD), 및 데이터(XDATA)를 수신하고 테스트 모드 제어신호(RTCS)와 어드레스(RADD), 커맨드(RCMD), 및 데이터(RDATA)를 발생시킨다. 내장형 자체 테스트 회로(BIST)(130)는 비스트 인에이블 신호(BIST_EN)에 응답하여 테스트 모드 제어신호(BTCS)와 어드레스(BADD), 커맨드(BCMD), 및 데이터(BDATA)를 발생시킨다.
멀티플렉서(120)는 비스트 인에이블 신호(BIST_EN)에 응답하여 I/O 인터페이스(110)의 출력인 어드레스(RADD), 커맨드(RCMD), 및 데이터(RDATA)와 내장형 자체 테스트 회로(BIST)(130)의 출력신호인 어드레스(BADD), 커맨드(BCMD), 및 데이터(BDATA) 중에서 선택된 어드레스(ADD), 커맨드(CMD), 및 데이터(DATA)를 출력한다. 또한, 멀티플렉서(120)는 비스트 인에이블 신호(BIST_EN)에 응답하여 테스트 모드 제어신호들(BTCS, RTCS) 중 하나를 선택하여 테스트 모드 제어신호(TCS)를 발생시킨다.
테스트 모드 설정회로(140)는 내장형 자체 테스트 회로(BIST)(130)의 외부에 위치하며 테스트 모드 제어신호(TCS)에 응답하여 테스트 모드를 설정하기 위한 테스트 모드 신호(TMRS)를 발생시킨다. 메모리 회로(150)는 테스트 모드 신호(TMRS), 어드레스(ADD), 및 커맨드(CMD)에 응답하여 내부에 포함된 메모리 셀들에 데이터를 기입하거나 메모리 셀들에 저장된 데이터를 독출한다.
이하, 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
정상(normal) 동작시 메모리 회로(150)는 I/O 인터페이스(110)를 통해서 어드레스(ADD), 커맨드(CMD), 및 데이터(DATA)를 수신하고, 어드레스(ADD), 및 커맨드(CMD)에 기초하여 내부에 포함된 메모리 셀들에 데이터(DATA)를 기입하거나 메모리 셀들에 저장된 데이터를 독출한다.
내장형 자체 테스트 회로(BIST)(130)를 사용하여 테스트할 때, 멀티플렉서(120)는 비스트 인에이블 신호(BIST_EN)에 응답하여 테스트 모드 제어신호(BTCS) 와 테스트 모드 제어신호(RTCS) 중에서 테스트 모드 제어신호(BTCS)를 선택하여 테스트 모드 제어신호(TCS)로서 출력한다. 또한, 멀티플렉서(120)는 내장형 자체 테스트 회로(BIST)(130)에 의해 발생된 어드레스(BADD), 커맨드(BCMD), 및 데이터(BDATA)를 선택하여 어드레스(ADD), 커맨드(CMD), 및 데이터(DATA)로서 출력한다. 테스트 모드 설정회로(140)는 테스트 모드 제어신호(TCS)에 응답하여 테스트 모드를 설정하기 위한 테스트 모드 신호(TMRS)를 발생시킨다. 이 때, 테스트 모드 신호(TMRS)는 내장형 자체 테스트 회로(BIST)(130)에 의해 발생된 테스트 모드 제어신호(BTCS)에 기초하여 발생된 신호이다. 메모리 회로(150)는 어드레스(ADD), 및 커맨드(CMD)에 응답하여 내부에 포함된 메모리 셀들에 데이터(DATA)를 기입하거나 메모리 셀들에 저장된 데이터를 독출한다. 이 때, 어드레스(ADD), 커맨드(CMD), 및 데이터(DATA)는 내장형 자체 테스트 회로(BIST)(130)에 의해 발생된 어드레스(BADD), 커맨드(BCMD), 및 데이터(BDATA)에 기초하여 발생된다.
내장형 자체 테스트 회로(BIST)(130)를 사용하지 않고 유저가 I/O 인터페이스(110)를 통해 데이터를 기입하고 독출하는 경우, 멀티플렉서(120)는 비스트 인에이블 신호(BIST_EN)에 응답하여 테스트 모드 제어신호(BTCS)와 테스트 모드 제어신호(RTCS) 중에서 테스트 모드 제어신호(RTCS)를 선택하여 테스트 모드 제어신호(TCS)로서 출력한다. 또한, 멀티플렉서(120)는 I/O 인터페이스(110)를 통해 출력된 어드레스(RADD), 커맨드(RCMD), 및 데이터(RDATA)를 선택하여 어드레스(ADD), 커맨드(CMD), 및 데이터(DATA)로서 출력한다. 테스트 모드 설정회로(140)는 테스트 모드 제어신호(TCS)에 응답하여 테스트 모드를 설정하기 위한 테스트 모드 신 호(TMRS)를 발생시킨다. 이 때, 테스트 모드 신호(TMRS)는 I/O 인터페이스(110)에 의해 출력된 테스트 모드 제어신호(RTCS)에 기초하여 발생된 신호이다. 메모리 회로(150)는 어드레스(ADD), 및 커맨드(CMD)에 응답하여 내부에 포함된 메모리 셀들에 데이터(DATA)를 기입하거나 메모리 셀들에 저장된 데이터를 독출한다. 이 때, 어드레스(ADD), 커맨드(CMD), 및 데이터(DATA)는 I/O 인터페이스(110)에 의해 출력된 어드레스(RADD), 커맨드(RCMD), 및 데이터(RDATA)에 기초하여 발생된다.
종래에는 내장형 자체 테스트 회로(BIST)를 구비한 반도체 메모리 장치에서, 내장형 자체 테스트 회로(BIST)를 사용하지 않고 유저가 외부에서 직접 어드레스, 커맨드, 및 데이터를 입력하여 메모리 셀 어레이를 테스트하는 것이 어려웠다. 종래의 한 방법에 의하면, 반도체 메모리 장치 내에 내장형 자체 테스트 회로(BIST) 내에 구비한 테스트 모드 설정회로 외에 또 다른 테스트 모드 설정회로를 구비하여 내장형 자체 테스트 회로(BIST)를 사용하지 않고 직접 메모리 셀 어레이를 테스트하였다.
도 2에 도시된 본 발명의 반도체 메모리 장치는 테스트 모드 설정회로를 하나만 구비하여 내장형 자체 테스트 회로(BIST)를 사용하여 메모리 셀 어레이의 결함을 테스트할 수도 있고, 내장형 자체 테스트 회로(BIST)를 사용하지 않고 직접 메모리 셀 어레이를 테스트할 수 있다.
도 3은 도 2의 반도체 메모리 장치에 포함된 메모리 회로의 개략도이다.
도 3을 참조하면, 메모리 회로(150)는 4 개의 뱅크들(151 ~154)을 포함하고, 테스트 모드 신호(TMRS), 어드레스(ADD), 및 커맨드(CMD)에 응답하여 내부에 포함 된 메모리 셀들에 데이터(DATA)를 기입하거나 메모리 셀들에 저장된 데이터를 독출한다.
도 3의 메모리 회로는 기입(write) 동작은 4 개의 뱅크(BANK A, BANK B, BANK C, BANK D)(151 ~ 154)에 대해 동시에 진행하고, 독출(read) 동작은 한번에 하나의 뱅크씩 진행한다. 즉, BANK A(151)에 대해 독출 동작을 수행하고 나서 BANK B(152)에 대해 독출 동작을 수행하고, 그 다음 BANK C(153)에 대해 독출 동작을 수행하고, 그 다음 BANK D(151)에 대해 독출 동작을 수행한다.
도 2의 반도체 메모리 장치가 512 Mbit X 32의 비트 구성을 가진다면, 도 3의 메모리 회로에 포함된 메모리 셀 어레이는 128 Mbit의 용량을 가지는 뱅크를 4 개 가진다. 2 ROW/4 CLS 방식으로 뱅크 내의 메모리 셀들을 활성화시킨다면, 4 개의 뱅크에 대해 기입동작을 수행하는 데 걸리는 시간(Tw)은 약 222×T가 된다. 여기서 T는 한번 기입 동작을 수행하는 데 걸리는 시간으로서 이 값은 tRC(active to active period)와 거의 같다. 또한, 4 개의 뱅크에 대해 독출 동작을 수행하는 데 걸리는 시간(Tr)은 약 4×222×T가 된다. 따라서, 메모리 셀 어레이에 데이터를 기입하고 독출하는 데 걸리는 시간(Tt)은 5×222×T가 된다. Tt는 약 1.5 sec가 된다.
상술한 바와 같이 본 발명에 따른 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치는 내장형 자체 테스트 회로(BIST)를 사용하여 메모리 셀을 테스트할 수도 있고 내장형 자체 테스트 회로(BIST)를 사용하지 않고 메모리 셀을 테스트할 수도 있다. 또한, 본 발명에 따른 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치는 회로가 간단하고 반도체 집적회로에서 차지하는 면적이 적다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 내장형 자체 테스트 회로(BIST)의 출력인 제 1 테스트 모드 제어신호와 외부에서 인가된 테스트 정보에 기초하여 발생된 제 2 테스트 모드 제어신호에 기초하여 테스트 모드 신호를 발생시키는 테스트 모드 설정회로; 및
    상기 테스트 모드 신호, 제 1 어드레스, 및 제 1 커맨드에 응답하여 내부에 포함된 메모리 셀들에 제 1 데이터를 기입하고 상기 메모리 셀들에 저장된 제 2 데이터를 독출하는 메모리 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 테스트 모드 설정회로는
    상기 내장형 자체 테스트 회로(BIST)의 외부에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    비스트 인에이블 신호가 인에이블 상태일 때, 상기 테스트 모드 신호는 상기 제 1 테스트 모드 제어신호에 기초하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    비스트 인에이블 신호가 인에이블 상태일 때, 상기 제 1 어드레스, 상기 제 1 커맨드, 및 상기 제 1 데이터는 각각 상기 내장형 자체 테스트 회로(BIST)에 의해 발생된 제 2 어드레스, 제 2 커맨드, 및 제 2 데이터에 기초하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    비스트 인에이블 신호가 디스에이블 상태일 때, 상기 테스트 모드 신호는 상기 제 2 테스트 모드 제어신호에 기초하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    비스트 인에이블 신호가 디스에이블 상태일 때, 상기 제 1 어드레스, 상기 제 1 커맨드, 및 상기 제 1 데이터는 각각 외부에서 입력된 제 3 어드레스, 제 3 커맨드, 및 제 3 데이터에 기초하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 외부로부터 제 1 어드레스, 제 1 커맨드, 및 제 1 데이터를 수신하고 제 1 테스트 모드 제어신호, 제 2 어드레스, 제 2 커맨드, 및 제 2 데이터를 발생시키는 I/O 인터페이스;
    비스트 인에이블 신호에 응답하여 제 2 테스트 모드 제어신호, 제 3 어드레스, 제 3 커맨드, 및 제 3 데이터를 발생시키는 내장형 자체 테스트 회로(BIST);
    상기 비스트 인에이블 신호에 응답하여 제 2 어드레스, 제 2 커맨드, 및 제 2 데이터와 상기 내장형 자체 테스트 회로(BIST)의 출력신호인 제 3 어드레스, 제 3 커맨드, 및 제 3 데이터 중에서 선택된 제 4 어드레스, 제 4 커맨드, 및 제 4 데이터를 출력하고, 상기 제 1 테스트 모드 제어신호 및 상기 제 2 테스트 모드 제어신호 중에서 하나를 선택하여 제 3 테스트 모드 제어신호를 발생시키는 멀티플렉서;
    상기 제 3 테스트 모드 제어신호에 응답하여 테스트 모드를 설정하기 위한 테스트 모드 신호를 발생시키는 테스트 모드 설정회로; 및
    상기 테스트 모드 신호, 상기 제 4 어드레스, 및 상기 제 4 커맨드에 응답하여 내부에 포함된 메모리 셀들에 상기 제 4 데이터를 기입하거나 상기 메모리 셀들에 저장된 데이터를 독출하는 메모리 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 테스트 모드 설정회로는
    상기 내장형 자체 테스트 회로(BIST)의 외부에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020060065762A 2006-07-13 2006-07-13 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치 KR20080006711A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060065762A KR20080006711A (ko) 2006-07-13 2006-07-13 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060065762A KR20080006711A (ko) 2006-07-13 2006-07-13 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20080006711A true KR20080006711A (ko) 2008-01-17

Family

ID=39220345

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060065762A KR20080006711A (ko) 2006-07-13 2006-07-13 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20080006711A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9001603B2 (en) 2012-08-31 2015-04-07 SK Hynix Inc. Data verification device and a semiconductor device including the same
CN108346444A (zh) * 2017-01-23 2018-07-31 爱思开海力士有限公司 半导体器件
US10692583B2 (en) 2018-05-17 2020-06-23 Samsung Electronics Co., Ltd. Multi-channel package, and test apparatus and test method of testing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9001603B2 (en) 2012-08-31 2015-04-07 SK Hynix Inc. Data verification device and a semiconductor device including the same
CN108346444A (zh) * 2017-01-23 2018-07-31 爱思开海力士有限公司 半导体器件
CN108346444B (zh) * 2017-01-23 2021-09-14 爱思开海力士有限公司 半导体器件
US10692583B2 (en) 2018-05-17 2020-06-23 Samsung Electronics Co., Ltd. Multi-channel package, and test apparatus and test method of testing the same

Similar Documents

Publication Publication Date Title
US7190625B2 (en) Method and apparatus for data compression in memory devices
KR100901404B1 (ko) 패리티 셀 어레이를 구비한 메모리 회로
US5293386A (en) Integrated semiconductor memory with parallel test capability and redundancy method
JP5131348B2 (ja) 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法
JP5579972B2 (ja) 半導体記憶装置及び半導体記憶装置のテスト方法
KR19990069337A (ko) 복합 반도체 메모리장치의자기 테스트 회로 및 이를 이용한 자기 테스트 방법
US6405324B2 (en) Circuit and method for masking a dormant memory cell
EP2003652A2 (en) Semiconductor memory and test system
JPH081747B2 (ja) 半導体記憶装置およびその動作方法
US7454662B2 (en) Integrated memory having a circuit for testing the operation of the integrated memory, and method for operating the integrated memory
US7310274B2 (en) Semiconductor device
US7492653B2 (en) Semiconductor memory device capable of effectively testing failure of data
KR101998815B1 (ko) 반도체 메모리 장치 및 그의 테스트 방법
KR20080006711A (ko) 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치
US6317373B1 (en) Semiconductor memory device having a test mode and semiconductor testing method utilizing the same
US6651022B2 (en) Semiconductor device capable of test mode operation
US8027221B2 (en) Memory device
JP2008159168A (ja) 半導体記憶装置
JP2007179731A (ja) メモリロジック複合半導体装置及びメモリテスト方法
JP3348632B2 (ja) 高速試験機能つきメモリ
JPH07141861A (ja) ダイナミックメモリ
JP2001242226A (ja) 半導体装置及びその試験方法
US20050180230A1 (en) Method and structure for enabling a redundancy allocation during a multi-bank operation
JP2008112499A (ja) 半導体記憶装置
JP2005044436A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination