JPH07141861A - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
- Publication number
- JPH07141861A JPH07141861A JP5311306A JP31130693A JPH07141861A JP H07141861 A JPH07141861 A JP H07141861A JP 5311306 A JP5311306 A JP 5311306A JP 31130693 A JP31130693 A JP 31130693A JP H07141861 A JPH07141861 A JP H07141861A
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- JP
- Japan
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- refresh
- signal
- self
- data
- dynamic memory
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Abstract
(57)【要約】
【目的】 新たに端子やバッファ設けずに、セルフリフ
レッシュ制御信号の周期を測定する。 【構成】 行及び列のアドレスストローブ信号ＲＡＳ及
びＣＡＳが所定タイミングで入力されると、これをテス
トモード判定回路１３が検出し、リフレッシュ信号の周
期の測定モードになる。アンド回路１４により、セルフ
リフレッシュ制御信号Ｓがデータアウトバッファ８を介
して出力端子からに導出される。この導出されたリフレ
ッシュ信号の周期を測定する。
レッシュ制御信号の周期を測定する。 【構成】 行及び列のアドレスストローブ信号ＲＡＳ及
びＣＡＳが所定タイミングで入力されると、これをテス
トモード判定回路１３が検出し、リフレッシュ信号の周
期の測定モードになる。アンド回路１４により、セルフ
リフレッシュ制御信号Ｓがデータアウトバッファ８を介
して出力端子からに導出される。この導出されたリフレ
ッシュ信号の周期を測定する。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックメモリに関
し、特にダイナミックメモリにおけるセルフリフレッシ
ュ周期の測定に関する。
し、特にダイナミックメモリにおけるセルフリフレッシ
ュ周期の測定に関する。
【０００２】
【従来の技術】一般に、ダイナミックメモリは、図４に
示されているように、データを記憶するメモリセルアレ
イ１と、その出力を増幅するセンスアンプ７と、メモリ
セルアレイへのデータの入出力を制御するＩ／Ｏ回路６
と、Ｘアドレス（ＸＡＤＤ）を与えるアドレスバッファ
２及びアドレスデコーダ３と、Ｙアドレス（ＹＡＤＤ）
を与えるアドレスバッファ４及びアドレスデコーダ５と
を含んで構成されており、上位装置からのアドレス及び
アウトプットイネーブル（ＯＥ）の入力に応答してデー
タの書込み又は読出しの動作を行うものである。
示されているように、データを記憶するメモリセルアレ
イ１と、その出力を増幅するセンスアンプ７と、メモリ
セルアレイへのデータの入出力を制御するＩ／Ｏ回路６
と、Ｘアドレス（ＸＡＤＤ）を与えるアドレスバッファ
２及びアドレスデコーダ３と、Ｙアドレス（ＹＡＤＤ）
を与えるアドレスバッファ４及びアドレスデコーダ５と
を含んで構成されており、上位装置からのアドレス及び
アウトプットイネーブル（ＯＥ）の入力に応答してデー
タの書込み又は読出しの動作を行うものである。
【０００３】また、メモリセルアレイ１はダイナミック
型であるためにリフレッシュを行うことが必要であり、
セルフリフレッシュを行うために外部と非同期に動作す
るリフレッシュ信号発生回路１０及びリフレッシュアド
レスカウンタ１１がメモリ内に設けられている。なお、
データの入出力は、データアウトバッファ８又はデータ
インバッファ９を介して行われる。
型であるためにリフレッシュを行うことが必要であり、
セルフリフレッシュを行うために外部と非同期に動作す
るリフレッシュ信号発生回路１０及びリフレッシュアド
レスカウンタ１１がメモリ内に設けられている。なお、
データの入出力は、データアウトバッファ８又はデータ
インバッファ９を介して行われる。
【０００４】ところで、セルフリフレッシュが正しく行
われない場合は記憶されているデータが消えてしまうの
で、パッケージ等に搭載する前にセルフリフレッシュの
周期を測定しておく必要がある。すなわち、製造条件等
のバラツキによってセルフリフレッシュ周期が長くなる
と、全ワードのリフレッシュを終えないうちにメモリセ
ルのホールド時間をオーバしてデータ保持ができなくな
る。一方、セルフリフレッシュ周期が短くなると、ＣＢ
Ｒ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）セルフリフレッシ
ュ時の消費電流が多くなる。そこで、セルフリフレッシ
ュの周期を測定することによって、ＣＢＲセルフリフレ
ッシュ時のデータホールド不良や電流不良を分別するこ
とが従来から行われている。
われない場合は記憶されているデータが消えてしまうの
で、パッケージ等に搭載する前にセルフリフレッシュの
周期を測定しておく必要がある。すなわち、製造条件等
のバラツキによってセルフリフレッシュ周期が長くなる
と、全ワードのリフレッシュを終えないうちにメモリセ
ルのホールド時間をオーバしてデータ保持ができなくな
る。一方、セルフリフレッシュ周期が短くなると、ＣＢ
Ｒ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）セルフリフレッシ
ュ時の消費電流が多くなる。そこで、セルフリフレッシ
ュの周期を測定することによって、ＣＢＲセルフリフレ
ッシュ時のデータホールド不良や電流不良を分別するこ
とが従来から行われている。
【０００５】図２に示されているメモリについては、従
来、可積分機能付きの電流計によりセルフリフレッシュ
動作時の電源電流を測定し、その変化の周期によってセ
ルフリフレッシュ制御信号の周期が測定されていた。
来、可積分機能付きの電流計によりセルフリフレッシュ
動作時の電源電流を測定し、その変化の周期によってセ
ルフリフレッシュ制御信号の周期が測定されていた。
【０００６】
【発明が解決しようとする課題】上述した従来のダイナ
ミックメモリについては、電流計を用いることによって
セルフリフレッシュ制御信号の周期の測定が行われてい
たため、メモリを実際に量産する時に測定を行うことは
困難であった。
ミックメモリについては、電流計を用いることによって
セルフリフレッシュ制御信号の周期の測定が行われてい
たため、メモリを実際に量産する時に測定を行うことは
困難であった。
【０００７】これを解決するために、図５に示されてい
るように専用の出力端子１２を設け、この端子１２から
セルフリフレッシュ制御信号を導出して直接その周期を
測定する公知技術がある（特開昭５８−５３０８５号公
報）。しかし、これによれば、セルフリフレッシュ制御
信号の周期を直接測定できるが、専用の端子が必要であ
り、場合によっては、この信号を増幅して出力するため
のバッファを設ける必要があるという欠点があった。
るように専用の出力端子１２を設け、この端子１２から
セルフリフレッシュ制御信号を導出して直接その周期を
測定する公知技術がある（特開昭５８−５３０８５号公
報）。しかし、これによれば、セルフリフレッシュ制御
信号の周期を直接測定できるが、専用の端子が必要であ
り、場合によっては、この信号を増幅して出力するため
のバッファを設ける必要があるという欠点があった。
【０００８】なお、図５において図４と同等部分は同一
符号により示されている。
符号により示されている。
【０００９】また、外部から入力した信号とメモリ内の
リフレッシュ制御信号との周期を比較する回路をメモリ
内に設けておく公知技術が特開昭５９−２０７０９５号
公報に開示されている。しかし、この技術では比較結果
から周期を確認するに過ぎず、リフレッシュ制御信号自
体から周期を測定することはできないという欠点があっ
た。
リフレッシュ制御信号との周期を比較する回路をメモリ
内に設けておく公知技術が特開昭５９−２０７０９５号
公報に開示されている。しかし、この技術では比較結果
から周期を確認するに過ぎず、リフレッシュ制御信号自
体から周期を測定することはできないという欠点があっ
た。
【００１０】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的は専用端子が設けら
れていなくてもセルフリフレッシュ制御信号の周期を測
定することのできるダイナミックメモリを提供すること
である。
めになされたものであり、その目的は専用端子が設けら
れていなくてもセルフリフレッシュ制御信号の周期を測
定することのできるダイナミックメモリを提供すること
である。
【００１１】
【課題を解決するための手段】本発明によるダイナミッ
クメモリは、通常動作時にデータを出力するデータ出力
端子と、セルフリフレッシュ動作の周期を規定するリフ
レッシュ信号を送出するリフレッシュ信号発生回路とを
有し、前記リフレッシュ信号に応じてリフレッシュ動作
を行うダイナミックメモリであって、リフレッシュ信号
の周期の測定モードにするための外部指令に応答して前
記リフレッシュ信号を前記データ出力端子に導出する導
出手段を有し、この導出されたリフレッシュ信号の周期
を測定可能としたことを特徴とする。
クメモリは、通常動作時にデータを出力するデータ出力
端子と、セルフリフレッシュ動作の周期を規定するリフ
レッシュ信号を送出するリフレッシュ信号発生回路とを
有し、前記リフレッシュ信号に応じてリフレッシュ動作
を行うダイナミックメモリであって、リフレッシュ信号
の周期の測定モードにするための外部指令に応答して前
記リフレッシュ信号を前記データ出力端子に導出する導
出手段を有し、この導出されたリフレッシュ信号の周期
を測定可能としたことを特徴とする。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明によるダイナミックメモリの
一実施例の構成を示すブロック図であり、図４及び図５
と同等部分は同一符号により示されている。図におい
て、本発明の一実施例によるダイナミックメモリは、図
４の構成に、測定のためのテストモード（以下、測定モ
ードとよぶ）に移行する条件が成立したか否かを判定す
る測定モード判定回路１３と、測定モードに移行する条
件が成立した時にのみリフレッシュ制御信号Ｓをデータ
アウトバッファ８へ入力せしめるためのアンド回路１４
とが追加された構成である。
一実施例の構成を示すブロック図であり、図４及び図５
と同等部分は同一符号により示されている。図におい
て、本発明の一実施例によるダイナミックメモリは、図
４の構成に、測定のためのテストモード（以下、測定モ
ードとよぶ）に移行する条件が成立したか否かを判定す
る測定モード判定回路１３と、測定モードに移行する条
件が成立した時にのみリフレッシュ制御信号Ｓをデータ
アウトバッファ８へ入力せしめるためのアンド回路１４
とが追加された構成である。
【００１４】かかる構成とされた本実施例のメモリで
は、行アドレスストローブ信号（ＲＡＳ）及び列アドレ
ス信号（ＣＡＳ）がＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ Ｒ
ＡＳ）のタイミングで入力されたときに通常動作モード
から測定モードに変化し、ＲＡＳオンリリフレッシュの
タイミングで入力されたときに測定モードから通常動作
モードに変化するものとする。そして、通常動作モード
においては、メモリセルアレイ１の保持データが、デー
タアウトバッファ８を介して外部に出力され、測定モー
ドにおいては、リフレッシュ信号発生回路１０からのセ
ルフリフレッシュ制御信号Ｓがアンド回路１４及びデー
タアウトバッファ８を介して外部に出力される。 な
お、測定モードにおいては、メモリセルアレイ１の保持
データは外部に出力されないが、必要であればＩ／Ｏ回
路６の出力８１とアンド回路１４の出力１４０との論理
和をデータアウトバッファ８に入力せしめるためのオア
回路を追加しても良い。
は、行アドレスストローブ信号（ＲＡＳ）及び列アドレ
ス信号（ＣＡＳ）がＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ Ｒ
ＡＳ）のタイミングで入力されたときに通常動作モード
から測定モードに変化し、ＲＡＳオンリリフレッシュの
タイミングで入力されたときに測定モードから通常動作
モードに変化するものとする。そして、通常動作モード
においては、メモリセルアレイ１の保持データが、デー
タアウトバッファ８を介して外部に出力され、測定モー
ドにおいては、リフレッシュ信号発生回路１０からのセ
ルフリフレッシュ制御信号Ｓがアンド回路１４及びデー
タアウトバッファ８を介して外部に出力される。 な
お、測定モードにおいては、メモリセルアレイ１の保持
データは外部に出力されないが、必要であればＩ／Ｏ回
路６の出力８１とアンド回路１４の出力１４０との論理
和をデータアウトバッファ８に入力せしめるためのオア
回路を追加しても良い。
【００１５】かかる構成からなる本実施例のダイナミッ
クメモリの測定モードにおける動作について図２を参照
して説明する。図２には、図１中の行アドレスストロー
ブ信号（ＲＡＳ）と、列アドレスストローブ信号（ＣＡ
Ｓ）と、書込みイネーブル信号（ＷＥ）と、出力イネー
ブル信号（ＯＥ）と、セルフリフレッシュ制御信号Ｓ
と、出力信号Ｄｏｕｔとが示されている。なお、出力信
号Ｄｏｕｔ以外の信号は負論理信号であるものとする。
クメモリの測定モードにおける動作について図２を参照
して説明する。図２には、図１中の行アドレスストロー
ブ信号（ＲＡＳ）と、列アドレスストローブ信号（ＣＡ
Ｓ）と、書込みイネーブル信号（ＷＥ）と、出力イネー
ブル信号（ＯＥ）と、セルフリフレッシュ制御信号Ｓ
と、出力信号Ｄｏｕｔとが示されている。なお、出力信
号Ｄｏｕｔ以外の信号は負論理信号であるものとする。
【００１６】図ので示されている期間において、列ア
ドレスストローブ信号（ＣＡＳ）及び書込みイネーブル
信号ＷＥの入力後に行アドレスストローブ信号（ＲＡ
Ｓ）が入力されると（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳリ
フレッシュ）、テストモード判定回路の判定により、メ
モリは測定モードに設定される。
ドレスストローブ信号（ＣＡＳ）及び書込みイネーブル
信号ＷＥの入力後に行アドレスストローブ信号（ＲＡ
Ｓ）が入力されると（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳリ
フレッシュ）、テストモード判定回路の判定により、メ
モリは測定モードに設定される。
【００１７】その後、ＣＡＳ及びＲＡＳが入力される
と、リフレッシュ信号発生回路１０からセルフリフレッ
シュ制御信号Ｓが送出される。さらに、出力イネーブル
信号ＯＥが入力されると、その入力されている間はデー
タアウトバッファ８を介しセルフリフレッシュ制御信号
Ｓが外部に出力される。これにより、セルフリフレッシ
ュ制御信号Ｓの周期を測定することができるのである。
これが、図ので示されている期間である。
と、リフレッシュ信号発生回路１０からセルフリフレッ
シュ制御信号Ｓが送出される。さらに、出力イネーブル
信号ＯＥが入力されると、その入力されている間はデー
タアウトバッファ８を介しセルフリフレッシュ制御信号
Ｓが外部に出力される。これにより、セルフリフレッシ
ュ制御信号Ｓの周期を測定することができるのである。
これが、図ので示されている期間である。
【００１８】測定終了後は、ＣＡＳ及びＲＡＳ並びに出
力イネーブル信号ＯＥの入力を断とした後、再度ＲＡＳ
のみが入力されると（ＲＡＳオンリリフレッシュ）、テ
ストモード判定回路の判定により、メモリは通常動作モ
ードに戻る。これが、図ので示されている期間であ
る。
力イネーブル信号ＯＥの入力を断とした後、再度ＲＡＳ
のみが入力されると（ＲＡＳオンリリフレッシュ）、テ
ストモード判定回路の判定により、メモリは通常動作モ
ードに戻る。これが、図ので示されている期間であ
る。
【００１９】以上のように、本実施例のダイナミックメ
モリによれば、通常動作時にデータが出力される端子
に、測定モード時においてデータの代わりにセルフリフ
レッシュ制御信号を導出しているので、専用端子を設け
なくてもセルフリフレッシュ制御信号の周期を測定する
ことができるのである。よって、未使用の外部端子を有
しないメモリについても、本実施例の構成を追加するこ
とにより、端子を増設することなく、セルフリフレッシ
ュ制御信号の周期を測定できるのである。
モリによれば、通常動作時にデータが出力される端子
に、測定モード時においてデータの代わりにセルフリフ
レッシュ制御信号を導出しているので、専用端子を設け
なくてもセルフリフレッシュ制御信号の周期を測定する
ことができるのである。よって、未使用の外部端子を有
しないメモリについても、本実施例の構成を追加するこ
とにより、端子を増設することなく、セルフリフレッシ
ュ制御信号の周期を測定できるのである。
【００２０】また、もともと設けられているデータアウ
トバッファを用いてセルフリフレッシュ制御信号を導出
しているので、新たにデータアウトバッファを設ける必
要はないのである。
トバッファを用いてセルフリフレッシュ制御信号を導出
しているので、新たにデータアウトバッファを設ける必
要はないのである。
【００２１】さらに、上述した実施例では、ＣＢＲリフ
レッシュにより通常動作モードから測定モードに変化
し、ＲＡＳオンリリフレッシュにより測定モードから通
常動作モードに変化することとしているが、これに限定
されるものではなく、その他周知のヒドンリフレッシュ
等、ＲＡＳとＣＡＳとの入力タイミングに応じてモード
切換えが行われるように構成すれば良い。
レッシュにより通常動作モードから測定モードに変化
し、ＲＡＳオンリリフレッシュにより測定モードから通
常動作モードに変化することとしているが、これに限定
されるものではなく、その他周知のヒドンリフレッシュ
等、ＲＡＳとＣＡＳとの入力タイミングに応じてモード
切換えが行われるように構成すれば良い。
【００２２】なお、複数のリフレッシュ制御信号を有す
るダイナミックメモリについては、データ出力段を図３
に示されているように構成すれば良い。すなわち、リフ
レッシュ信号発生回路１０から送出されるセルフリフレ
ッシュ制御信号Ｓ１、Ｓ２を、対応するデータアウトバ
ッファ８１、８２に夫々入力せしめ、このデータアウト
バッファ８１、８２を夫々介してセルフリフレッシュ制
御信号Ｓ１、Ｓ２を出力させるのである。これにより、
セルフリフレッシュ制御信号Ｓ１、Ｓ２の周期を夫々測
定することができるのである。
るダイナミックメモリについては、データ出力段を図３
に示されているように構成すれば良い。すなわち、リフ
レッシュ信号発生回路１０から送出されるセルフリフレ
ッシュ制御信号Ｓ１、Ｓ２を、対応するデータアウトバ
ッファ８１、８２に夫々入力せしめ、このデータアウト
バッファ８１、８２を夫々介してセルフリフレッシュ制
御信号Ｓ１、Ｓ２を出力させるのである。これにより、
セルフリフレッシュ制御信号Ｓ１、Ｓ２の周期を夫々測
定することができるのである。
【００２３】
【発明の効果】以上説明したように本発明は、もともと
設けられている出力端子やバッファを介してセルフリフ
レッシュ制御信号を外部に導出することにより、新たに
端子やバッファ設けずに、セルフリフレッシュ制御信号
の周期を測定することができ、リフレッシュ時のデータ
ホールド不良や電流不良のメモリを発見でき、良品のメ
モリについてはセルフリフレッシュの動作を保証するこ
とができるという効果がある。
設けられている出力端子やバッファを介してセルフリフ
レッシュ制御信号を外部に導出することにより、新たに
端子やバッファ設けずに、セルフリフレッシュ制御信号
の周期を測定することができ、リフレッシュ時のデータ
ホールド不良や電流不良のメモリを発見でき、良品のメ
モリについてはセルフリフレッシュの動作を保証するこ
とができるという効果がある。
【図１】本発明の実施例によるダイナミックメモリの構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１のダイナミックメモリの動作を示すタイム
チャートである。
チャートである。
【図３】図１のダイナミックメモリのデータ出力段の他
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図４】従来のダイナミックメモリの構成を示すブロッ
ク図である。
ク図である。
【図５】従来のダイナミックメモリの構成を示すブロッ
ク図である。
ク図である。
１ メモリセルアレイ ２、４ アドレスバッファ ３、５ アドレスデコーダ ６ Ｉ／Ｏ回路 ７ センスアンプ ８ データアウトバッファ ９ データインバッファ １０ リフレッシュ信号発生回路 １１ リフレッシュアドレスカウンタ １３ テストモード判定回路
Claims (3)
- 【請求項１】 通常動作時にデータを出力するデータ出
力端子と、セルフリフレッシュ動作の周期を規定するリ
フレッシュ信号を送出するリフレッシュ信号発生回路と
を有し、前記リフレッシュ信号に応じてリフレッシュ動
作を行うダイナミックメモリであって、リフレッシュ信
号の周期の測定モードにするための外部指令に応答して
前記リフレッシュ信号を前記データ出力端子に導出する
導出手段を有し、この導出されたリフレッシュ信号の周
期を測定可能としたことを特徴とするダイナミックメモ
リ。 - 【請求項２】 前記導出手段は、前記外部指令に応答し
て前記データの代わりに前記リフレッシュ信号を前記出
力端子に導出することを特徴とする請求項１記載のダイ
ナミックメモリ。 - 【請求項３】 前記外部指令は、所定タイミングで入力
される行及び列のアドレスのストローブ信号であること
を特徴とする請求項１又は２記載のダイナミックメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311306A JPH07141861A (ja) | 1993-11-17 | 1993-11-17 | ダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311306A JPH07141861A (ja) | 1993-11-17 | 1993-11-17 | ダイナミックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07141861A true JPH07141861A (ja) | 1995-06-02 |
Family
ID=18015555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311306A Pending JPH07141861A (ja) | 1993-11-17 | 1993-11-17 | ダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07141861A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364128B1 (ko) * | 1999-04-08 | 2002-12-11 | 주식회사 하이닉스반도체 | 셀프리프레쉬 발진주기 측정장치 |
| WO2004027780A1 (ja) * | 2002-09-20 | 2004-04-01 | Fujitsu Limited | 半導体メモリ |
| KR100548566B1 (ko) * | 2003-07-24 | 2006-02-02 | 주식회사 하이닉스반도체 | 메모리 장치의 셀프 리프레쉬 주기 측정 방법 및 그 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03288398A (ja) * | 1990-04-05 | 1991-12-18 | Toshiba Corp | 半導体メモリ装置 |
| JPH05159570A (ja) * | 1991-12-05 | 1993-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1993
- 1993-11-17 JP JP5311306A patent/JPH07141861A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03288398A (ja) * | 1990-04-05 | 1991-12-18 | Toshiba Corp | 半導体メモリ装置 |
| JPH05159570A (ja) * | 1991-12-05 | 1993-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364128B1 (ko) * | 1999-04-08 | 2002-12-11 | 주식회사 하이닉스반도체 | 셀프리프레쉬 발진주기 측정장치 |
| WO2004027780A1 (ja) * | 2002-09-20 | 2004-04-01 | Fujitsu Limited | 半導体メモリ |
| US7113441B2 (en) | 2002-09-20 | 2006-09-26 | Fujitsu Limited | Semiconductor memory |
| US7471585B2 (en) | 2002-09-20 | 2008-12-30 | Fujitsu Limited | Semiconductor memory |
| KR100548566B1 (ko) * | 2003-07-24 | 2006-02-02 | 주식회사 하이닉스반도체 | 메모리 장치의 셀프 리프레쉬 주기 측정 방법 및 그 장치 |
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