JP3147010B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3147010B2 JP3147010B2 JP29175096A JP29175096A JP3147010B2 JP 3147010 B2 JP3147010 B2 JP 3147010B2 JP 29175096 A JP29175096 A JP 29175096A JP 29175096 A JP29175096 A JP 29175096A JP 3147010 B2 JP3147010 B2 JP 3147010B2
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- Japan
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- circuit
- address
- semiconductor memory
- memory device
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Description
【０００１】
【発明の属する技術分野】本発明は、主としてアドレス
信号及びクロック信号を装置の内部回路で自動的に発生
してメモリセルアレイに配列された複数のメモリセルに
対するリフレッシュを実行する半導体記憶装置に関す
る。
信号及びクロック信号を装置の内部回路で自動的に発生
してメモリセルアレイに配列された複数のメモリセルに
対するリフレッシュを実行する半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来の一般的な半導体記憶装置として
は、例えば図３に示すような構成のものが挙げられる。
は、例えば図３に示すような構成のものが挙げられる。
【０００３】この半導体記憶装置は、配列された複数の
メモリセルから選択されたものに対してデータの書き込
み，読み出しが可能なメモリアレイ１と、リフレッシュ
動作を実行するコントロール信号の組み合わせが装置外
部から入力されると、内部でリフレッシュを実行するコ
ントロール信号の組み合わせによる制御用クロック信号
を発生するクロック発生回路２と、リフレッシュを実行
するためのコントロール信号の組み合わせで使用するア
ドレス信号を自動的に発生するアドレス信号自動発生回
路３と、リフレッシュを実行するためのコントロール信
号の組み合わせで使用するクロック信号を自動的に発生
するクロック信号自動発生回路４と、リフレッシュ動作
に際してロウアドレスを保有するロウアドレスデコーダ
５と、全てのメモリセルアレイ１にデータを書き込ませ
るデータ入力バッファ８と、アドレス検索されたアドレ
スを装置外部に出力するためのデータ出力バッファ１２
とを備えて成っている。
メモリセルから選択されたものに対してデータの書き込
み，読み出しが可能なメモリアレイ１と、リフレッシュ
動作を実行するコントロール信号の組み合わせが装置外
部から入力されると、内部でリフレッシュを実行するコ
ントロール信号の組み合わせによる制御用クロック信号
を発生するクロック発生回路２と、リフレッシュを実行
するためのコントロール信号の組み合わせで使用するア
ドレス信号を自動的に発生するアドレス信号自動発生回
路３と、リフレッシュを実行するためのコントロール信
号の組み合わせで使用するクロック信号を自動的に発生
するクロック信号自動発生回路４と、リフレッシュ動作
に際してロウアドレスを保有するロウアドレスデコーダ
５と、全てのメモリセルアレイ１にデータを書き込ませ
るデータ入力バッファ８と、アドレス検索されたアドレ
スを装置外部に出力するためのデータ出力バッファ１２
とを備えて成っている。
【０００４】この半導体記憶装置において、リフレッシ
ュ動作の設定はこれを実行するためのコントロール信号
の組み合わせ（ロウアドレスストローブ信号ＲＡＳ，カ
ラムアドレスストローブ信号ＣＡＳ，ライトイネーブル
信号ＷＥ，及びアウトプットイネーブル信号ＯＥに関す
る特定の組み合わせであり、リフレッシュ要求信号とみ
なせる）が装置外部から入力されることで行われる。
ュ動作の設定はこれを実行するためのコントロール信号
の組み合わせ（ロウアドレスストローブ信号ＲＡＳ，カ
ラムアドレスストローブ信号ＣＡＳ，ライトイネーブル
信号ＷＥ，及びアウトプットイネーブル信号ＯＥに関す
る特定の組み合わせであり、リフレッシュ要求信号とみ
なせる）が装置外部から入力されることで行われる。
【０００５】これによりクロック発生回路２からは、リ
フレッシュモードであることを示すモード指示用のクロ
ック信号がアドレス信号自動発生回路３及びクロック信
号自動発生回路４へ送出される。アドレス信号自動発生
回路３では、クロック信号自動発生回路４からのクロッ
ク信号に従ってメモリセルアレイ１が有するロウアドレ
スの数だけのロウアドレスを自動発生させてロウアドレ
スデコーダ５へ送出する。メモリアレイ１内の複数のメ
モリセルにはデータ入力バッファ８からのデータがロウ
アドレスデコーダ５で保有しているアドレスに従って書
き込まれ、このときのアドレスはデータ出力バッファ１
２へ送出される。
フレッシュモードであることを示すモード指示用のクロ
ック信号がアドレス信号自動発生回路３及びクロック信
号自動発生回路４へ送出される。アドレス信号自動発生
回路３では、クロック信号自動発生回路４からのクロッ
ク信号に従ってメモリセルアレイ１が有するロウアドレ
スの数だけのロウアドレスを自動発生させてロウアドレ
スデコーダ５へ送出する。メモリアレイ１内の複数のメ
モリセルにはデータ入力バッファ８からのデータがロウ
アドレスデコーダ５で保有しているアドレスに従って書
き込まれ、このときのアドレスはデータ出力バッファ１
２へ送出される。
【０００６】このようなリフレッシュ動作の実行によ
り、メモリセルアレイ１内の複数のメモリセルに関する
状態をデータ出力バッファ１２から装置外部に出力され
るアドレスに基づいて判定できるようになっている。
り、メモリセルアレイ１内の複数のメモリセルに関する
状態をデータ出力バッファ１２から装置外部に出力され
るアドレスに基づいて判定できるようになっている。
【０００７】因みに、こうしたリフレッシュの実行を含
む半導体記憶装置に関連した周知技術としては、例えば
特開平４−１３４７００号公報に開示されたダイナミッ
ク型半導体記憶装置，特開平３−３００３６号公報に開
示された半導体記憶装置，特開昭６１−１３１２９４号
公報に開示された記憶装置等が挙げられる。
む半導体記憶装置に関連した周知技術としては、例えば
特開平４−１３４７００号公報に開示されたダイナミッ
ク型半導体記憶装置，特開平３−３００３６号公報に開
示された半導体記憶装置，特開昭６１−１３１２９４号
公報に開示された記憶装置等が挙げられる。
【０００８】
【発明が解決しようとする課題】上述した半導体記憶装
置の場合、不良ビットを有するアドレスを自己で検出す
る回路が無いため、装置独自で不良ビットを有するアド
レスを検出できず、これにより不良ビットを有している
場合には他の部分の状態が良くても不良品として無駄に
廃棄されてしまうという問題がある。
置の場合、不良ビットを有するアドレスを自己で検出す
る回路が無いため、装置独自で不良ビットを有するアド
レスを検出できず、これにより不良ビットを有している
場合には他の部分の状態が良くても不良品として無駄に
廃棄されてしまうという問題がある。
【０００９】一方、不良ビットを有する半導体記憶装置
を使用するには、不良ビットのアドレスを検出し、検出
した不良ビットを含むアドレスを再度使用しないように
する必要があるが、ここで不良ビットのアドレスを検出
するためにはメモリテスタ等を用いて別途に調査する必
要があり、この工程に要する手間が掛かり過ぎてしまう
という問題がある。
を使用するには、不良ビットのアドレスを検出し、検出
した不良ビットを含むアドレスを再度使用しないように
する必要があるが、ここで不良ビットのアドレスを検出
するためにはメモリテスタ等を用いて別途に調査する必
要があり、この工程に要する手間が掛かり過ぎてしまう
という問題がある。
【００１０】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、不良ビットを有す
るアドレスを簡単にして適確に自己検出し得る半導体記
憶装置を提供することにある。
なされたもので、その技術的課題は、不良ビットを有す
るアドレスを簡単にして適確に自己検出し得る半導体記
憶装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、アドレ
ス信号及びクロック信号を内部回路で自動的に発生させ
てメモリセルアレイに配列された複数のメモリセルに対
する不良ビットアドレス検索動作を実行可能な半導体記
憶装置において、１又は０のデータを複数のメモリセル
の全てに書き込むためのライト・サイクル発生回路と、
書き込み済みのデータを読み出すためのリード・サイク
ル発生回路と、ライト・サイクル発生回路により書き込
んだデータとリード・サイクル発生回路により読み出し
たデータとの一致／不一致を判定し、該判定結果により
不一致が検出された場合に不一致データを保有するアド
レスを出力する一致／不一致判定回路と、前記不一致デ
ータを保有するアドレスを装置外部に出力するデータ出
力バッファとを備えた半導体記憶装置が得られる。
ス信号及びクロック信号を内部回路で自動的に発生させ
てメモリセルアレイに配列された複数のメモリセルに対
する不良ビットアドレス検索動作を実行可能な半導体記
憶装置において、１又は０のデータを複数のメモリセル
の全てに書き込むためのライト・サイクル発生回路と、
書き込み済みのデータを読み出すためのリード・サイク
ル発生回路と、ライト・サイクル発生回路により書き込
んだデータとリード・サイクル発生回路により読み出し
たデータとの一致／不一致を判定し、該判定結果により
不一致が検出された場合に不一致データを保有するアド
レスを出力する一致／不一致判定回路と、前記不一致デ
ータを保有するアドレスを装置外部に出力するデータ出
力バッファとを備えた半導体記憶装置が得られる。
【００１２】又、本発明によれば、上記半導体記憶装置
において、ライト・サイクル発生回路からのライト・サ
イクルのタイミングにより１又は０のデータを出力する
１又は０出力回路を備えた半導体記憶装置や、或いはラ
イト・サイクル発生回路からのライト・サイクルのタイ
ミングにより１のデータを出力する１出力回路と、０の
データを出力する０出力回路とを備えた半導体記憶装置
が得られる。
において、ライト・サイクル発生回路からのライト・サ
イクルのタイミングにより１又は０のデータを出力する
１又は０出力回路を備えた半導体記憶装置や、或いはラ
イト・サイクル発生回路からのライト・サイクルのタイ
ミングにより１のデータを出力する１出力回路と、０の
データを出力する０出力回路とを備えた半導体記憶装置
が得られる。
【００１３】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体記憶装置について、図面を参照して詳細に説明す
る。
導体記憶装置について、図面を参照して詳細に説明す
る。
【００１４】図１は、本発明の一実施例に係る半導体記
憶装置の基本構成を示した機能ブロック図である。
憶装置の基本構成を示した機能ブロック図である。
【００１５】この半導体記憶装置は、配列された複数の
メモリセルから選択されたものに対してデータの書き込
み，読み出しが可能なメモリアレイ１と、不良ビットア
ドレス検索動作を実行するコントロール信号の組み合わ
せが装置外部から入力されると、内部で不良ビットアド
レス検索動作を実行するコントロール信号の組み合わせ
の制御用クロック信号を発生するクロック発生回路２
と、不良ビットアドレス検索動作を実行するコントロー
ル信号の組み合わせで使用するアドレス信号を自動的に
発生するアドレス信号自動発生回路３と、不良ビットア
ドレス検索動作を実行するコントロール信号の組み合わ
せで使用するクロック信号を自動的に発生するクロック
信号自動発生回路４と、不良ビットアドレス検索動作に
際してロウアドレスを保有するロウアドレスデコーダ５
とを備えている。
メモリセルから選択されたものに対してデータの書き込
み，読み出しが可能なメモリアレイ１と、不良ビットア
ドレス検索動作を実行するコントロール信号の組み合わ
せが装置外部から入力されると、内部で不良ビットアド
レス検索動作を実行するコントロール信号の組み合わせ
の制御用クロック信号を発生するクロック発生回路２
と、不良ビットアドレス検索動作を実行するコントロー
ル信号の組み合わせで使用するアドレス信号を自動的に
発生するアドレス信号自動発生回路３と、不良ビットア
ドレス検索動作を実行するコントロール信号の組み合わ
せで使用するクロック信号を自動的に発生するクロック
信号自動発生回路４と、不良ビットアドレス検索動作に
際してロウアドレスを保有するロウアドレスデコーダ５
とを備えている。
【００１６】又、この半導体記憶装置は、アドレス信号
自動発生回路３のアドレス信号とクロック信号自動発生
回路４のクロック信号とを使用してライト・サイクルを
発生させるライト・サイクル発生回路６と、リード・サ
イクルのタイミングを発生させるリード・サイクル発生
回路１０と、ライト・サイクルのタイミングにより１又
は０を出力する１又は０出力回路７と、メモリセルアレ
イ１の複数のメモリセルの全部に１又は０のデータを書
き込ませるデータ入力バッファ８と、ライト・サイクル
発生回路６で発生したライト・サイクルの停止，並びに
リード・サイクル発生回路１０で発生したリード・サイ
クルの開始を制御用にカウントするカウンタ９と、ライ
ト・サイクル発生回路６により書き込んだデータとリー
ド・サイクル発生回路１０により読み出したデータとを
一致か不一致かを判定し、その判定結果により不一致が
検出された場合に不一致データを保有するアドレスを出
力する一致／不一致判定回路１１と、判定結果により不
一致の場合のアドレスを装置外部に出力するデータ出力
バッファ１２とを備えている。
自動発生回路３のアドレス信号とクロック信号自動発生
回路４のクロック信号とを使用してライト・サイクルを
発生させるライト・サイクル発生回路６と、リード・サ
イクルのタイミングを発生させるリード・サイクル発生
回路１０と、ライト・サイクルのタイミングにより１又
は０を出力する１又は０出力回路７と、メモリセルアレ
イ１の複数のメモリセルの全部に１又は０のデータを書
き込ませるデータ入力バッファ８と、ライト・サイクル
発生回路６で発生したライト・サイクルの停止，並びに
リード・サイクル発生回路１０で発生したリード・サイ
クルの開始を制御用にカウントするカウンタ９と、ライ
ト・サイクル発生回路６により書き込んだデータとリー
ド・サイクル発生回路１０により読み出したデータとを
一致か不一致かを判定し、その判定結果により不一致が
検出された場合に不一致データを保有するアドレスを出
力する一致／不一致判定回路１１と、判定結果により不
一致の場合のアドレスを装置外部に出力するデータ出力
バッファ１２とを備えている。
【００１７】次に、この半導体記憶装置における動作に
ついて説明する。ここでの不良ビットアドレス検索動作
の設定は、不良ビットアドレス検索動作を実行するコン
トロール信号の組み合わせ（ロウアドレスストローブ信
号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，ライ
トイネーブル信号ＷＥ，及びアウトプットイネーブル信
号ＯＥに関する特定の組み合わせであり、不良ビット検
索要求信号とみなせる）が装置外部から入力されること
で行われる。
ついて説明する。ここでの不良ビットアドレス検索動作
の設定は、不良ビットアドレス検索動作を実行するコン
トロール信号の組み合わせ（ロウアドレスストローブ信
号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，ライ
トイネーブル信号ＷＥ，及びアウトプットイネーブル信
号ＯＥに関する特定の組み合わせであり、不良ビット検
索要求信号とみなせる）が装置外部から入力されること
で行われる。
【００１８】不良ビットアドレス検索動作を実行するコ
ントロール信号の組み合わせが装置外部から入力される
と、クロック発生回路２から不良アドレス検索モードで
あることを示すモード指示用のクロック信号がアドレス
信号自動発生回路３とクロック信号自動発生回路４とに
送出される。
ントロール信号の組み合わせが装置外部から入力される
と、クロック発生回路２から不良アドレス検索モードで
あることを示すモード指示用のクロック信号がアドレス
信号自動発生回路３とクロック信号自動発生回路４とに
送出される。
【００１９】アドレス信号自動発生回路３はロウアドレ
スを自動的に発生させてロウアドレスデコーダ５へ送出
する。クロック信号自動発生回路４はライト・サイクル
発生回路６へクロック信号を送出し、ライト・サイクル
発生回路６は自動的にライト・サイクルのタイミングを
発生して１又は０出力バッファ回路７へライト・サイク
ル指示を送出する。１又は０出力バッファ回路７は、ラ
イト・サイクルのタイミングによりメモリセルアレイ１
の複数のメモリセルの全部に１又は０のデータを書き込
ませるため、１又は０のデータをデータ入力バッファ８
へ送出する。
スを自動的に発生させてロウアドレスデコーダ５へ送出
する。クロック信号自動発生回路４はライト・サイクル
発生回路６へクロック信号を送出し、ライト・サイクル
発生回路６は自動的にライト・サイクルのタイミングを
発生して１又は０出力バッファ回路７へライト・サイク
ル指示を送出する。１又は０出力バッファ回路７は、ラ
イト・サイクルのタイミングによりメモリセルアレイ１
の複数のメモリセルの全部に１又は０のデータを書き込
ませるため、１又は０のデータをデータ入力バッファ８
へ送出する。
【００２０】自動クロック発生回路４はメモリセルアレ
イ１が有するロウアドレスの数だけクロック信号を発生
したらカウンタ９にカウンタ用クロック信号を送出し、
ライト・サイクル発生回路６にはライト動作停止，リー
ド・サイクル発生回路１０にはリード動作開始を指示す
る旨の指示用クロック信号を送出する。これにより、リ
ード・サイクル発生回路１０はリード・サイクルのタイ
ミングを発生する。
イ１が有するロウアドレスの数だけクロック信号を発生
したらカウンタ９にカウンタ用クロック信号を送出し、
ライト・サイクル発生回路６にはライト動作停止，リー
ド・サイクル発生回路１０にはリード動作開始を指示す
る旨の指示用クロック信号を送出する。これにより、リ
ード・サイクル発生回路１０はリード・サイクルのタイ
ミングを発生する。
【００２１】一致／不一致判定回路１１は、ライト・サ
イクル発生回路６で書き込んだデータとリード・サイク
ル発生回路１０で読み出したデータとに関して、一致か
不一致かを判定し、その判定結果として不一致である場
合にロウアドレスデコーダ５へ判定信号を送出するが、
一致した場合には判定信号をロウアドレスデコーダ５へ
送出しない。尚、ここでの判定はメモリセルアレイ１か
ら出力されたデータが一つでも異なる場合には不一致す
る。
イクル発生回路６で書き込んだデータとリード・サイク
ル発生回路１０で読み出したデータとに関して、一致か
不一致かを判定し、その判定結果として不一致である場
合にロウアドレスデコーダ５へ判定信号を送出するが、
一致した場合には判定信号をロウアドレスデコーダ５へ
送出しない。尚、ここでの判定はメモリセルアレイ１か
ら出力されたデータが一つでも異なる場合には不一致す
る。
【００２２】不一致の場合にロウアドレスデコーダ５
は、保有しているアドレスをデータ出力バッファ１２へ
送出する。
は、保有しているアドレスをデータ出力バッファ１２へ
送出する。
【００２３】このように不良ビットアドレス検索動作を
実行すると、メモリセルアレイ１内の複数のメモリセル
に関する不良ビットを有するアドレスを自己検索し、そ
のアドレスのみがデータ出力バッファ１２から装置外部
に出力されるので、メモリセルアレイ１内の何れのメモ
リセルが不良であるかを簡単に特定できる。
実行すると、メモリセルアレイ１内の複数のメモリセル
に関する不良ビットを有するアドレスを自己検索し、そ
のアドレスのみがデータ出力バッファ１２から装置外部
に出力されるので、メモリセルアレイ１内の何れのメモ
リセルが不良であるかを簡単に特定できる。
【００２４】図２は、本発明の他の実施例に係る半導体
記憶装置の基本構成を示した機能ブロック図である。
記憶装置の基本構成を示した機能ブロック図である。
【００２５】ここでの半導体記憶装置は、先の一実施例
の１又は０を出力する１又は０出力回路７に代え、ライ
ト・サイクル発生回路６からのライト・サイクルのタイ
ミングによりそれぞれ１を出力する１出力回路１３と、
０を出力する０出力回路１４とを設け、メモリセルアレ
イ１の複数のメモリセルの全部に１のデータと０のデー
タとを別々に書き込ませる構成となっている。
の１又は０を出力する１又は０出力回路７に代え、ライ
ト・サイクル発生回路６からのライト・サイクルのタイ
ミングによりそれぞれ１を出力する１出力回路１３と、
０を出力する０出力回路１４とを設け、メモリセルアレ
イ１の複数のメモリセルの全部に１のデータと０のデー
タとを別々に書き込ませる構成となっている。
【００２６】即ち、先の一実施例の装置では、メモリセ
ルアレイ１の複数のメモリセルの全部に１又は０出力回
路７から出力する１又は０のデータに関して、一度だけ
ライト・サイクル発生回路６で書き込んだデータとリー
ド・サイクル発生回路１０により読み出したデータとを
一致か不一致かを判定するように構成されていたのに対
し、実施例２の装置では、メモリセルアレイ１の複数の
メモリセルの全部に１出力回路１３から出力する１のデ
ータに関して、ライト・サイクル発生回路６で書き込ん
だデータとリード・サイクル発生回路１０により読み出
したデータを一致か不一致かを判定すると共に、メモリ
セルアレイ１の複数のメモリセルの全部に０出力回路１
４から出力する０のデータに関して、ライト・サイクル
発生回路６で書き込んだデータとリード・サイクル発生
回路１０により読み出したデータとを一致か不一致かを
判定する点が相違している。
ルアレイ１の複数のメモリセルの全部に１又は０出力回
路７から出力する１又は０のデータに関して、一度だけ
ライト・サイクル発生回路６で書き込んだデータとリー
ド・サイクル発生回路１０により読み出したデータとを
一致か不一致かを判定するように構成されていたのに対
し、実施例２の装置では、メモリセルアレイ１の複数の
メモリセルの全部に１出力回路１３から出力する１のデ
ータに関して、ライト・サイクル発生回路６で書き込ん
だデータとリード・サイクル発生回路１０により読み出
したデータを一致か不一致かを判定すると共に、メモリ
セルアレイ１の複数のメモリセルの全部に０出力回路１
４から出力する０のデータに関して、ライト・サイクル
発生回路６で書き込んだデータとリード・サイクル発生
回路１０により読み出したデータとを一致か不一致かを
判定する点が相違している。
【００２７】このように、１又は０を出力する１又は０
出力回路７に代え、１を出力する１出力回路１３と０を
出力する０出力回路１４とを設けて不良ビットアドレス
検索動作を実行すれば、１又は０の依存による不良ビッ
トアドレス検出が容易になり、不良ビットアドレスを検
出する確率が一層向上する。
出力回路７に代え、１を出力する１出力回路１３と０を
出力する０出力回路１４とを設けて不良ビットアドレス
検索動作を実行すれば、１又は０の依存による不良ビッ
トアドレス検出が容易になり、不良ビットアドレスを検
出する確率が一層向上する。
【００２８】
【発明の効果】以上に説明したように、本発明の半導体
記憶装置によれば、装置外部からの不良ビットアドレス
検出動作要求に従ってメモリセルアレイ内の複数のメモ
リセルに関する不良ビットを有するアドレスを簡易にし
て適確に自己検出し、そのアドレスがデータ出力バッフ
ァから装置外部に出力されるので、従来では廃棄してい
た不良ビットを有している半導体記憶装置を別途調査す
ること無く使用可能にすることができるようになる。
記憶装置によれば、装置外部からの不良ビットアドレス
検出動作要求に従ってメモリセルアレイ内の複数のメモ
リセルに関する不良ビットを有するアドレスを簡易にし
て適確に自己検出し、そのアドレスがデータ出力バッフ
ァから装置外部に出力されるので、従来では廃棄してい
た不良ビットを有している半導体記憶装置を別途調査す
ること無く使用可能にすることができるようになる。
【図１】本発明の一実施例に係る半導体記憶装置の基本
構成を示した機能ブロック図である。
構成を示した機能ブロック図である。
【図２】本発明の他の実施例に係る半導体記憶装置の基
本構成を示した機能ブロック図である。
本構成を示した機能ブロック図である。
【図３】従来の半導体記憶装置の基本構成を示した機能
ブロック図である。
ブロック図である。
１ メモリセルアレイ ２ クロック発生回路 ３ アドレス信号自動発生回路 ４ クロック信号自動発生回路 ５ ロウアドレスデコーダ ６ ライト・サイクル発生回路 ７ １又は０出力回路 ８ データ入力バッファ ９ カウンタ １０ リード・サイクル発生回路 １１ 一致／不一致判定回路 １２ データ出力バッファ １３ １出力回路 １４ ０出力回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】アドレス信号及びクロック信号を内部回路
で自動的に発生させてメモリセルアレイに配列された複
数のメモリセルに対する不良ビットアドレス検索動作を
実行可能な半導体記憶装置において、１又は０のデータ
を前記複数のメモリセルの全てに書き込むためのライト
・サイクル発生回路と、前記書き込み済みのデータを読
み出すためのリード・サイクル発生回路と、前記ライト
・サイクル発生回路により書き込んだデータと前記リー
ド・サイクル発生回路により読み出したデータとの一致
／不一致を判定し、該判定結果により不一致が検出され
た場合に不一致データを保有するアドレスを出力する一
致／不一致判定回路と、前記不一致データを保有するア
ドレスを装置外部に出力するデータ出力バッファとを備
えたことを特徴とする半導体記憶装置。 - 【請求項２】請求項１記載の半導体記憶装置において、
前記ライト・サイクル発生回路からのライト・サイクル
のタイミングにより前記１又は０のデータを出力する１
又は０出力回路を備えたことを特徴とする半導体記憶装
置。 - 【請求項３】請求項１記載の半導体記憶装置において、
前記ライト・サイクル発生回路からのライト・サイクル
のタイミングにより前記１のデータを出力する１出力回
路と、前記０のデータを出力する０出力回路とを備えた
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29175096A JP3147010B2 (ja) | 1996-11-01 | 1996-11-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29175096A JP3147010B2 (ja) | 1996-11-01 | 1996-11-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144091A JPH10144091A (ja) | 1998-05-29 |
| JP3147010B2 true JP3147010B2 (ja) | 2001-03-19 |
Family
ID=17772937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29175096A Expired - Fee Related JP3147010B2 (ja) | 1996-11-01 | 1996-11-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147010B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3592321B2 (ja) | 2003-01-31 | 2004-11-24 | 沖電気工業株式会社 | 強誘電体メモリおよびその判定方法 |
-
1996
- 1996-11-01 JP JP29175096A patent/JP3147010B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10144091A (ja) | 1998-05-29 |
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