JP2762325B2

JP2762325B2 - メモリテスター

Info

Publication number: JP2762325B2
Application number: JP4124216A
Authority: JP
Inventors: 彰大西
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1992-04-17
Filing date: 1992-04-17
Publication date: 1998-06-04
Anticipated expiration: 2013-06-04
Also published as: JPH05298899A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリテスターに関
し、詳しくは、波形モード信号や波形切換え信号等のテ
スト制御信号についてのデータをパターン発生器で発生
しなくても済むようなメモリテスターに関する。

【０００２】

【従来の技術】ＩＣ検査システムにあっては、ＩＣの性
能，機能試験を行うためにそれに必要な複数ビットのテ
スト波形パターンを、テストパターンプログラム等に従
って自動的に発生させている。従来、このようなテスト
波形パターンの発生装置にあっては、一般にマイクロプ
ログラム方式のアルゴズミック・パターン発生方式のパ
ターン発生器が用いられている。そして、このパターン
発生器側で生成したパターンデータとタイミングクロッ
ク発生器により作られたクロックパルスとにより波形フ
ォーマッタにおいてパターンデータが波形整形され、そ
のうちからＩＣのピンごとに必要なものが選択されてＩ
Ｃピン対応のドライブ回路に送出される。ドライブ回路
側では、波形フォーマッタから受けた出力をレベル変換
してレベル整形を行い、所定のＩＣピンにそれを送出す
る。

【０００３】また、本出願人は、直接アルゴズミック・
パターン発生方式のパターン発生器によりパターンを発
生させるのではなくて、波形フォーマッタにタイミング
データメモリを設けて、パターン発生器からのデータの
一部をタイミングデータメモリのアドレスデータとして
利用し、これによりタイミングデータメモリをアクセス
してタイミングデータを発生させ、タイミングクロック
発生器のクロックをタイミングデータにより選択し、こ
の選択に応じてフリップフロップによりテスト波形を発
生する、クロック選択方式の波形発生装置について特願
昭62-327755 号（特開平1-167683号）として出願してい
る。

【０００４】

【発明が解決しようとする課題】いずれの方式にあって
も、ＤＲＡＭ等をテストする場合には、モード設定信号
や設定されたモードに対応した波形整形の制御信号（発
生波形モード信号）、そしてタイミング切換の制御信号
などをパターン発生器で発生させて波形フォーマッタ
（ＦＣ）やタイミングクロック発生器（ＴＧ）などに加
える必要がある。

【０００５】したがって、測定モードに応じたモード設
定信号や発生波形モード信号（以下モード信号）、タイ
ミング切換制御信号等を発生させる情報をテストプログ
ラムにおいてメモリアクセスに応じて設定することが必
要である。特に、リアルタイムモードでＤＲＡＭをテス
トする場合には、１テストサイクルにおいて、ページモ
ードではサイクルin、サイクル“中”、そしてサイクル
out のそれぞれの期間でそれぞれにモード信号やタイミ
ング制御信号を発生して発生波形の切換やタイミング切
換えをしなければならず、そのためにテストプログラム
の作成時にプログラムにそれぞれについての記述をしな
ければならない。これは、ユーザーにとっては面倒な作
業であり、かつ、誤りも発生し易い。

【０００６】また、このような制御信号についてのデー
タ設定は、パターンデータのビットの一部が割り当てら
れることが多く、そのためデータビットの一部がそれに
喰われる問題がある。また、これによりパターンデータ
のビット数が増加し、この増加によってパターン発生器
のメモリ容量も大きくせざるを得なくなる。パターン発
生器におけるテストプログラムを記憶するメモリ容量の
増加は、内部回路を複雑化させるばかりでなく、高速処
理の障害となりかつ装置を大型化させる。この発明は、
このような従来技術の問題点を解決するものであって、
メモリＩＣのアクセスに応じて行う波形切換えやモード
切換え等の制御信号についてパターンデータ中に制御ビ
ットを設けなくても済むメモリテスターを提供すること
を目的とする。

【０００７】

【課題を解決するための手段】このような目的を達成す
るこの発明のメモリテスターの特徴は、パターン発生器
から被検査のメモリＩＣをアクセスするために順次出力
されるアドレス信号のうち、少なくとも連続する２つ先
のアドレス値まで受け、これら２つ先のアドレス値と現
在のアドレス値との３つのアドレス値を比較してその比
較結果に応じて現在のアドレス値に対するアクセスにつ
いてのテスト制御信号を発生するものである。

【０００８】

【作用】一般に、メモリＩＣのアクセスモードには、ノ
ーマルモード、ページモード、ニブルモード、スタテッ
クカラムモードなどがあるが、これらのアクセスモード
は、アドレスアクセスの手順がそれぞれ相違している。
その相違は、通常、連続する３つのアクセスアドレスを
見れば見分けることができる。そこで、このようなそれ
ぞれのモードに応じて測定モードを設定してリアルタイ
ムにメモリＩＣをテストをする場合には、前記のよう
に、メモリＩＣのアクセスアドレスについてパターン発
生器から２つ先のアドレスまで受けておき、これらと現
在のアドレス値の３つのアドレス値を比較することによ
りテストプログラムがメモリＩＣをアクセスする現在の
測定モードあるいはアクセスにおける波形サイクル期間
を判別することができる。この判別結果に基づいてタイ
ミング切換えの制御信号やモード信号を発生させればタ
ーンデータによりこれらの制御信号を発生させることな
しに、波形やタイミングの自動切換えが可能になり、テ
ストプログラムの作成がそれだけ容易になる。

【０００９】

【実施例】図１は、この発明のメモリテスターの一実施
例のブロック図であり、図２は、その波形サイクル検出
回路のブロック図、図３は、各種の制御信号を加えた場
合の制御データの説明図、図４は、ＤＲＡＭのページモ
ードにおけるアクセスの仕方の説明図である。図１にお
いて、１０は、ＣＰＵであり、インタフェース１１を介
してパターン発生器（ＰＧ）１２にパターン発生に必要
なプログラムをセットし、タイミングクロック発生器
（ＴＧ）１３に必要なタイミング発生のデータをセット
する。これらパターン発生器１２、タイミングクロック
発生器１３からのデータが波形発生器１７の各波形フォ
ーマッタにそれぞれ送出されて各波形フォーマッタの出
力がピンエレクトロニクス（ＰＥ）１８のドライバ回路
に入力され、このドライブ回路を経てテスト波形等がＤ
ＵＴ１９（ここではメモリＩＣとしてのＤＲＡＭ）のピ
ン対応に出力される。

【００１０】パターン発生器１２は、内部にシーケンス
コントローラやインストラクションメモリのほか、Ｒ／
＊Ｗ制御信号発生器１２ａ（＊Ｗは、反転信号有意の意
味であり、Ｗオーバーバーと同じ）、Ｒアドレス発生器
１２ｂ、Ｃアドレス発生器１２ｃ等が設けられている。
Ｒアドレス発生器１２ｂは、ＤＵＴ１９がＤＲＡＭのと
きのようにアドレスマルチプレックスによるアクセスを
行うときのＲＯＷアドレス（＝Ｘアドレス）を発生する
ものであり、Ｃアドレス発生器１２ｃは、同様にＣｏｌ
ｕｍｎアドレス（＝Ｙアドレス）を発生するものであ
る。このほか、パーシャルアドレス（＝Ｚアドレス）を
発生するものもあるが、これは省略されている。

【００１１】１４は、波形サイクル検出回路であって、
Ｒアドレス発生器１２ｂからのＲＯＷアドレス信号（以
下Ｒアドレス信号，ＲＡdd）及びＣアドレス発生器１２
ｂからのＣｏｌｕｍｎアドレス信号（以下Ｃアドレス信
号，ＣＡdd）と、Ｒ／＊Ｗ制御信号発生器１２ａからの
リード・ライト（Ｒ／＊Ｗ）制御信号、そしてパターン
発生器１２からクロック信号（ＣＫ、このクロックはア
ドレス発生のタイミングに対応して発生する）等とを受
ける。そして、受けた複数のＲアドレス信号に基づいて
波形サイクル等の検出信号を発生してそれを波形制御信
号発生回路１５に送出する。また、Ｒアドレス信号とＣ
アドレス信号とＲ／＊Ｗの制御信号とを、それぞれ２回
アドレス発生分遅延させ、Ｒ／＊Ｗ制御信号を波形制御
信号発生回路１５に送出し、Ｒアドレス信号とＣアドレ
ス信号とを波形発生器（ＦＣ）１７に送出する。

【００１２】波形制御信号発生回路１５は、ＲＯＭ等で
構成され、波形サイクル検出回路１４から２アドレス発
生分遅れたＲ／＊Ｗの制御信号（１ビット）を受け、さ
らに波形サイクル検出回路１４からサイクル状態信号
（２ビット）を受けて、これら３ビットのデータをＲＯ
Ｍのアドレスに加えてＲＴＴＣ（リアルタイムタイミン
グコントロール）のタイミング選択信号としてのデータ
（ＲＴＴＣ信号）と、ＲＴＷＣ（リアルタイム波形コン
トロール）波形の立上がり、立下がりを決定するＲＴＷ
Ｃ信号（リアルタイムで波形を発生させるモード信号）
とに変換して出力し、これらをタイミングクロック発生
器１３と波形発生器１７に送出する。

【００１３】１７ａ，１７ｂ，１７ｃ，・・・は、波形
発生器１７の各波形フォーマッタであって、各波形フォ
ーマッタは、それぞれマルチプレクサ８と波形生成回路
９等を有している。マルチプレクサ８は、Ｒアドレス信
号とＣアドレス信号とを波形サイクル検出回路１４から
受けて、これらを制御信号に応じてマルチプレクスして
１アドレスとし、あるいは２アドレス等にする。波形生
成回路９は、フリップフロップ等で構成され、ＲＴＴＣ
信号等によって選択されたタイミングクロック信号と、
マルチプレクサ８からのアドレス信号、そしてＲＴＷＣ
信号とを受けてテスト波形を発生する。

【００１４】さて、波形サイクル検出回路１４は、図２
に示すように、３つの２段シフトレジスタを有してい
る。シフトレジスタ１は、Ｒアドレス信号のビット数に
対応して設けられたビット数を持つ２段シフトレジスタ
であって、パターン発生器１２からのクロックＣＫに応
じてＲアドレス信号をシフトする。シフトレジスタ２
は、Ｃアドレス信号のビット数に対応して設けられたビ
ット数を持つ２段シフトレジスタであって、これもパタ
ーン発生器１２からのクロックＣＫに応じてＣアドレス
信号をシフトする。シフトレジスタ３は、Ｒ／＊Ｗの制
御信号を受け、これをクロックＣＫに応じてシフトする
２段のレジスタである。

【００１５】このように、２段のシフトレジスタを介し
てＲアドレス信号、Ｃアドレス信号そしてＲ／＊Ｗの制
御信号を出力することにより、あるテストタイミングで
の測定時点と、パターン発生器１２で発生するアドレス
信号の発生時点とは３アドレス分のずれが生じ、パター
ン発生器側が２アドレス分先行することになる。

【００１６】さて、シフトレジスタ１は、フリップフロ
ップ１ａ，１ｂ，１ｃ，・・・と、これらフリップフロ
ップのＱ出力をそれぞれ受ける各フリップフロップ１
ｏ，１ｐ，１ｑ，・・・とからなる。シフトレジスタ２
は、フリップフロップ２ａ，２ｂ，２ｃ，・・・と、こ
れらフリップフロップのＱ出力をそれぞれ受ける各フリ
ップフロップ２ｏ，２ｐ，２ｑ，・・・とからなる。ま
た、シフトレジスタ３は、フリップフロップ３ａと、こ
のフリップフロップのＱ出力を受けるフリップフロップ
３ｂとからなる。各フリップフロップ１ｏ，１ｐ，１
ｑ，・・・と各フリップフロップ２ｏ，２ｐ，２ｑ，・
・・の出力が各波形フォーマッタ１７ａ，１７ｂ，１７
ｃ，・・・にそれぞれ入力され、フリップフロップ３ｂ
の出力は、波形制御信号発生回路１５に入力される。

【００１７】ここで、シフトレジスタ１の各フリップフ
ロップ１ｏ，１ｐ，１ｑ，・・・と各フリップフロップ
１ａ，１ｂ，１ｃ，・・・の出力とのアドレス値をそれ
ぞれの桁位置対応に比較することでこれらが一致してい
るか否かの検出信号を得ることができる。この一致検出
をするのがＥＸＯＲゲート４ａ，４ｂ，４ｃ，・・・で
ある。これらＥＸＯＲゲート４ａ，４ｂ，４ｃ，・・・
の各出力は、アドレス信号のビット数に対応する入力の
ＯＲゲート５にそれぞれ入力され、一致検出信号ＡＣ₀
として波形制御信号発生回路１５に出力される。

【００１８】同様に、シフトレジスタ１の各フリップフ
ロップ１ａ，１ｂ，１ｃ，・・・とＲアドレス発生器１
２ｂの各桁出力とのアドレス値をそれぞれの桁位置対応
に比較することでこれらが一致しているか否かの検出信
号を得ることができる。その一致検出器がＥＸＯＲゲー
ト６ａ，６ｂ，６ｃ，・・・である。先と同様にこれら
ＥＸＯＲゲート６ａ，６ｂ，６ｃ，・・・の各出力は、
アドレス信号のビット数に対応する入力のＯＲゲート７
にそれぞれ入力され、一致検出信号ＡＣ₁ として波形制
御信号発生回路１５に出力される。

【００１９】ここで、図４に示すようなＤＲＡＭのペー
ジモードのアクセスを行う場合について波形制御信号発
生回路１５の動作について考えてみる。Ｒアドレス発生
器１２ｂからアドレス信号Ｒ₀ がＲＯＷアドレスとして
発生してそれが各フリップフロップ１ｏ，１ｐ，１ｑ，
・・・の出力として発生する時点、すなわち、サイクル
inの時点では、パターン発生器側からみれば、すでに２
つ先にアドレス発生が進み、Ｒアドレス発生器１２ｂ
は、このときにはもはやＲアドレス信号を発生していな
い。そこで、アドレス信号Ｒ₀ の各桁が“０”であっ
て、各フリップフロップ１ａ，１ｂ，１ｃ，・・・の出
力とＲアドレス発生器１２ｂの各桁の出力は、“０”と
なっている。その結果、ＯＲゲート５の出力値は
“１”、ＯＲゲート７の出力値は“０”となる。同様
に、サイクル“中”の時点では、アドレス信号Ｒ₀ は
“０”である。そこで、これらの関係を表にすると図３
の（ａ）のようになり、サイクルinではＡＣ₁ ＝
“０”，ＡＣ₀ ＝“１”，サイクル“中”ではＡＣ₁ ＝
“０”，ＡＣ₀ ＝“０”，サイクルout ではＡＣ₁＝
“１”，ＡＣ₀ ＝“０”になる。そして、ノーマルモー
ドでは、ＲＯＷアクセスとＣｏｌｕｍｎアクセスとが交
互に行われるので、ＡＣ₁ ＝“１”，ＡＣ₀ ＝“１”と
なる。なお、ニブルモードについては後述する。

【００２０】これらＡＣ₀ ，ＡＣ₁ の値を波形制御信号
発生回路１５に入力することにより、ＲＴＴＣ信号とＲ
ＴＷＣ信号とを発生させることができる。図３（ｂ）
は、さらにＲ／＊Ｗの制御信号を上位桁に１ビット加え
た場合の表である。そして、図３（ｃ）は、さらにリフ
レッシュ信号をパターン発生器１２から受けた場合のこ
のリフレッシュ信号を最上位桁に１ビット加えた場合の
表である。なお、リフレッシュ信号については、アドレ
ス信号側とタイミングを合わせるために２アドレス信号
発生分シフトして加えることができ、そのような場合に
は、シフトレジスタ３と同様な２段のシフトレジスタを
波形サイクル検出回路１４に設け、これを介して行うと
よい。

【００２１】このようにすることで、ＡＣ₀ ，ＡＣ₁ の
値とＲ／＊Ｗの制御信号、さらにリフレッシュ信号を波
形制御信号発生回路１５に入力することができ、波形制
御信号発生回路１５でＲＴＴＣ信号とＲＴＷＣ信号等を
前記の各信号の値に応じて自動的に発生させることがで
きる。ユーザは、これら制御信号の設定について負担な
しにテストプログラムを作成できる。また、これにより
パターン発生器１２のインストラクションメモリ等の命
令語格納領域を減少させることができる。

【００２２】ところで、先のニブルモードについてであ
るが、このモードは、ＲＯＷアドレスが発生し、その後
にＣｏｌｕｍｎアドレスが発生してデータ読取りが行わ
れるので、先読みのアドレスは１個アドレス分だけでよ
い。したがって、先の実施例において、シフトレジスタ
２についてその第１段目のフリップフロップ２ａ，２
ｂ，２ｃ，・・・についてその入力と出力との間にＥＸ
ＯＲゲート６ａ，６ｂ，６ｃ，・・・とＯＲゲート７に
対応する回路を設けて第１段目の入力と出力との一致検
出信号を得、さらにＯＲゲート７の一致検出信号ＡＣ₁
の値とにより、ニブルモードを検出することができる。
なお、このモードでは、波形発生器１７に送出する出力
は、第１段目のフリップフロップ２ａ，２ｂ，２ｃ，・
・・の出力となる。

【００２３】以上、説明してきたが、実施例では、信号
を正論理で取り扱っているが、これは、負論理であって
もよい。また、パターン発生器で発生するパターンデー
タには、その内部に設けられたアドレス発生器による各
種のアドレスデータ、データ発生器による出力波形に関
するデータ、ピン接続の制限に関するデータ、アドレス
スクランブルデータなど、各種のデータが含まれること
はもちろんである。

【００２４】

【発明の効果】以上の説明から理解できるよに、この発
明にあっては、メモリＩＣのアクセスアドレスについて
パターン発生器から２つ先のアドレスまで受けておき、
これらと現在のアドレス値の３つのアドレス値を比較す
るようにしているので、テストプログラムがメモリＩＣ
をアクセスする現在の測定モードあるいはアクセスにお
ける波形サイクル期間を判別することができる。しか
も、この判別結果に基づいてタイミング切換えの制御信
号やモード信号を発生させるので、ターンデータにより
これらの制御信号を発生させることなしに、波形やタイ
ミングの自動切換えが可能になり、テストプログラムの
作成がそれだけ容易になる。

【図面の簡単な説明】

【図１】図１は、この発明のメモリテスターの一実施
例のブロック図である。

【図２】図２は、その波形サイクル検出回路のブロッ
ク図である。

【図３】図３は、各種の制御信号を加えた場合の制御
データの説明図である。

【図４】、図４は、ＤＲＡＭのページモードにおけるア
クセスの仕方の説明図である。

【符号の説明】

１２…パターン発生器（ＰＧ）、６，６ａ，６ｂ，６ｃ
…ドライブ回路、１０…ＣＰＵ、１１…インタフェー
ス、１３…タイミングクロック発生器（ＴＧ）、１４…
波形サイクル検出回路、１７…波形発生器（ＦＣ）、１
７ａ，１７ｂ，１７ｃ…波形フォーマッタ、１８…ピン
エレクトロニクス（ＰＥ）、１９…被検査デバイス（Ｄ
ＵＴ）、２０…テスト電圧発生回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 651 G11C 11/34 G01R 31/28

Claims

(57)【特許請求の範囲】

【請求項１】パターン発生器から被検査のメモリＩＣを
アクセスするために順次出力されるアドレス信号のう
ち、少なくとも連続する２つ先のアドレス値まで受け、
これら２つ先のアドレス値と現在のアドレス値との３つ
のアドレス値を比較してその比較結果に応じて前記現在
のアドレス値に対するアクセスについてのテスト制御信
号を発生するメモリテスター。
【請求項２】アドレス値の比較は、１つ先と現在のアド
レス値との一致検出をすることにより第１の検出値を得
て、前記１つ先と２つ先のアドレス値との一致検出をす
ることにより第２の検出値を得て、第１及び第２の検出
値に基づいてテストサイクルあるいはテストモードを検
出してそれに応じたテスト制御信号を発生する請求項１
記載のメモリテスター。
【請求項３】被検査ＩＣはＤＲＡＭであり、アドレス値
は、ＲＯＷアドレス値である請求項２記載のメモリテス
ター。