JPH06102329A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH06102329A JPH06102329A JP4250873A JP25087392A JPH06102329A JP H06102329 A JPH06102329 A JP H06102329A JP 4250873 A JP4250873 A JP 4250873A JP 25087392 A JP25087392 A JP 25087392A JP H06102329 A JPH06102329 A JP H06102329A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- signal
- circuit device
- cmos integrated
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】相補型ＭＯＳ−ＦＥＴで構成される集積回路装
置の処理スピードの実力値や、メモリーデータ読出しス
ピードの実力値等を、正確に測定する事ができる。 【構成】ＣＭＯＳ集積回路テストシステムのテストレー
トに同期した信号を入力する端子ａを設け、前記信号と
同相又は逆相の信号をクロックとし出力信号の正相又は
逆相の信号をデータとする単数又は複数のレジスタ部５
を備える事により、ＣＭＯＳ集積回路テストシステムの
測定ピンの負荷に影響されず、ＣＭＯＳ集積回路のスピ
ードの実力値を正確に計測できる。
置の処理スピードの実力値や、メモリーデータ読出しス
ピードの実力値等を、正確に測定する事ができる。 【構成】ＣＭＯＳ集積回路テストシステムのテストレー
トに同期した信号を入力する端子ａを設け、前記信号と
同相又は逆相の信号をクロックとし出力信号の正相又は
逆相の信号をデータとする単数又は複数のレジスタ部５
を備える事により、ＣＭＯＳ集積回路テストシステムの
測定ピンの負荷に影響されず、ＣＭＯＳ集積回路のスピ
ードの実力値を正確に計測できる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置に関し、特
に相補型ＭＯＳ−ＦＥＴ（以下、単にＣＭＯＳと称す）
を用いた集積回路装置に関する。
に相補型ＭＯＳ−ＦＥＴ（以下、単にＣＭＯＳと称す）
を用いた集積回路装置に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ集積回路の動作をテスト
する場合、集積回路の機能を達成する回路部の他に、集
積回路内の全回路のテストが行える様に必要なテスト回
路部を追加し、かかる回路情報を電子計算機に入力し、
電子計算機上で入力信号情報を与え、回路動作を模倣す
る事により、入力信号情報及び出力信号情報を作成し、
その情報を集積回路テストシステムに転送し、被試験サ
ンプルに対し、入力信号情報をドライバで印加し、それ
によって得られる出力信号を、前記電子計算機上で得ら
れた出力信号情報とリアルタイムに比較していた。
する場合、集積回路の機能を達成する回路部の他に、集
積回路内の全回路のテストが行える様に必要なテスト回
路部を追加し、かかる回路情報を電子計算機に入力し、
電子計算機上で入力信号情報を与え、回路動作を模倣す
る事により、入力信号情報及び出力信号情報を作成し、
その情報を集積回路テストシステムに転送し、被試験サ
ンプルに対し、入力信号情報をドライバで印加し、それ
によって得られる出力信号を、前記電子計算機上で得ら
れた出力信号情報とリアルタイムに比較していた。
【０００３】
【発明が解決しようとする課題】近年、ＣＭＯＳ集積回
路の多機能・高速化が進む中で、ＣＭＯＳ集積回路内部
の処理スピードやメモリーの読出し時間等に、更なる高
速化が要求されている。又、それに伴い、ＣＭＯＳ集積
回路のスピードの実力値を正確に計測するテストシステ
ムが要求されている。
路の多機能・高速化が進む中で、ＣＭＯＳ集積回路内部
の処理スピードやメモリーの読出し時間等に、更なる高
速化が要求されている。又、それに伴い、ＣＭＯＳ集積
回路のスピードの実力値を正確に計測するテストシステ
ムが要求されている。
【０００４】しかし、従来のようにリアルタイムに出力
端子状態を比較するテスト方法では、通常のＣＭＯＳ集
積回路の出力バッファの能力に比べ、ＣＭＯＳ集積回路
テストシステムの測定ピンの負荷容量が大きい為、出力
波形が積分されてしまい、ＣＭＯＳ集積回路のスピード
の実力値を正確に計測する事が困難であった。又、ＣＭ
ＯＳ集積回路テストシステムの汎用性を考えた場合、テ
ストシステム側の負荷を低減する事は困難である。
端子状態を比較するテスト方法では、通常のＣＭＯＳ集
積回路の出力バッファの能力に比べ、ＣＭＯＳ集積回路
テストシステムの測定ピンの負荷容量が大きい為、出力
波形が積分されてしまい、ＣＭＯＳ集積回路のスピード
の実力値を正確に計測する事が困難であった。又、ＣＭ
ＯＳ集積回路テストシステムの汎用性を考えた場合、テ
ストシステム側の負荷を低減する事は困難である。
【０００５】本発明の目的は、前記問題点を解決し、Ｃ
ＭＯＳ集積回路の応答スピードまでも正確に計測できる
ようにした集積回路装置を提供することにある。
ＭＯＳ集積回路の応答スピードまでも正確に計測できる
ようにした集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の集積回路装置の
構成は、ＣＭＯＳ集積回路テストシステムのテストレー
トに同期した信号を入力する端子と、前記信号と同相又
は逆相の信号をクロックとし、出力信号の正相又は逆相
の信号をデータとする単数又は複数のレジスタとを備え
ていることを特徴とする。
構成は、ＣＭＯＳ集積回路テストシステムのテストレー
トに同期した信号を入力する端子と、前記信号と同相又
は逆相の信号をクロックとし、出力信号の正相又は逆相
の信号をデータとする単数又は複数のレジスタとを備え
ていることを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＣＭＯＳ集積回路装置を
示すブロック図である。
る。図１は本発明の一実施例のＣＭＯＳ集積回路装置を
示すブロック図である。
【０００８】図１において、本実施例が従来回路装置と
相異する点は、ＣＭＯＳ集積回路テストシステムのテス
トレートに同期した信号を入力する入力端子ａと、その
信号をクロックとし、出力端子Ａより出力される信号を
データとする８段のＳシフトレジスタからなるレジスタ
部５と、出力端子Ａと出力される信号を切換えるアナロ
グスイッチＳＷ１，ＳＷ２からなるスイッチ部６とを備
えている事である。その他に、メモリ部３，テスト回路
部４，ランダムロジック部２がある。
相異する点は、ＣＭＯＳ集積回路テストシステムのテス
トレートに同期した信号を入力する入力端子ａと、その
信号をクロックとし、出力端子Ａより出力される信号を
データとする８段のＳシフトレジスタからなるレジスタ
部５と、出力端子Ａと出力される信号を切換えるアナロ
グスイッチＳＷ１，ＳＷ２からなるスイッチ部６とを備
えている事である。その他に、メモリ部３，テスト回路
部４，ランダムロジック部２がある。
【０００９】図１のレジスタ部５とスイッチ部６と入力
信号Ｍ，テスターピンの負荷ＴＲ等を、図２に詳細に示
す。図２において、８段のＤ型フリップフロップ（ＤＦ
１〜ＤＦ８）からなるシフトレジスタがあり、リセット
（ＲＥＳＥＴ）の入力端Ｒと、クロック（ＣＬＫ）の入
力端Ｃと、メモリーデータの入力端Ｄと、出力端Ｑとを
各々持っている。入力信号Ｍは、インバータＩ２を介し
て、あるいはさらにインバータＩ１を介して、アナログ
スイッチＳＷ１，ＳＷ２を制御する。出力端子Ａには、
メモリーデータがシフトレジスタを介したメモリーデー
タかのどちらかが出力される。負荷ＴＲは、抵抗Ｒ１，
容量Ｃ１とがあり、その共通接続点をＰ点とする。
信号Ｍ，テスターピンの負荷ＴＲ等を、図２に詳細に示
す。図２において、８段のＤ型フリップフロップ（ＤＦ
１〜ＤＦ８）からなるシフトレジスタがあり、リセット
（ＲＥＳＥＴ）の入力端Ｒと、クロック（ＣＬＫ）の入
力端Ｃと、メモリーデータの入力端Ｄと、出力端Ｑとを
各々持っている。入力信号Ｍは、インバータＩ２を介し
て、あるいはさらにインバータＩ１を介して、アナログ
スイッチＳＷ１，ＳＷ２を制御する。出力端子Ａには、
メモリーデータがシフトレジスタを介したメモリーデー
タかのどちらかが出力される。負荷ＴＲは、抵抗Ｒ１，
容量Ｃ１とがあり、その共通接続点をＰ点とする。
【００１０】このＣＭＯＳ集積回路１のメモリーを、Ｃ
ＭＯＳ集積回路テストシステムでテストする場合につい
て説明する。そのタイミング図を図３に示す。
ＭＯＳ集積回路テストシステムでテストする場合につい
て説明する。そのタイミング図を図３に示す。
【００１１】図３において、図２のリセット（ＲＥＳＥ
Ｔ）信号，クロック（ＣＬＫ：図示したテストレートに
同期したクロック）信号，メモリーデータ各部のフリッ
プフロップの出力端Ｑの信号，入力信号Ｍ，Ｐ点のレベ
ルとテストストローブが順に示されている。
Ｔ）信号，クロック（ＣＬＫ：図示したテストレートに
同期したクロック）信号，メモリーデータ各部のフリッ
プフロップの出力端Ｑの信号，入力信号Ｍ，Ｐ点のレベ
ルとテストストローブが順に示されている。
【００１２】テストレート毎に読出されるメモリーデー
タを、テストレートに同期したクロックで、フリップフ
ロップＤＦ１〜ＤＦ８で構成されるシフトレジスタに順
次取り込む。この時、信号Ｍを“１”にコントロールす
る事により、アナログスイッチＳＷ１をＯＮとし、ＳＷ
２をＯＦＦとしておく。最初にテストレートで読出され
るメモリーデータ“Ｄ１”が、ＤＦ７に取り込まれた
後、信号Ｍを“０”に切換え、アナログスンイッチＳＷ
１をＯＦＦとし、ＳＷ２をＯＮとすると、次のクロック
から出力端Ａにメモリーデータが“Ｄ１”“Ｄ２”…の
順で、順次される。ここで、出力される信号をコンパレ
ートする事により、メモリーデータの正誤判定を行う。
タを、テストレートに同期したクロックで、フリップフ
ロップＤＦ１〜ＤＦ８で構成されるシフトレジスタに順
次取り込む。この時、信号Ｍを“１”にコントロールす
る事により、アナログスイッチＳＷ１をＯＮとし、ＳＷ
２をＯＦＦとしておく。最初にテストレートで読出され
るメモリーデータ“Ｄ１”が、ＤＦ７に取り込まれた
後、信号Ｍを“０”に切換え、アナログスンイッチＳＷ
１をＯＦＦとし、ＳＷ２をＯＮとすると、次のクロック
から出力端Ａにメモリーデータが“Ｄ１”“Ｄ２”…の
順で、順次される。ここで、出力される信号をコンパレ
ートする事により、メモリーデータの正誤判定を行う。
【００１３】前記動作において、メモリーの読出し時間
はテストレートの始まりからテストレートに同期するク
ロックの立上りまでの時間ｔ１で近似される。従って、
時間ｔ１を任意に設定し、前記動作を繰返し、テストの
パス，フェイルの限界を求める事により、メモリーデー
タの読出し時間を正確に把握する事が可能となる。又、
ＣＭＯＳ集積回路の選別工程において、メモリーデータ
の読出し時間の規格を容易に決定する事が可能となる。
はテストレートの始まりからテストレートに同期するク
ロックの立上りまでの時間ｔ１で近似される。従って、
時間ｔ１を任意に設定し、前記動作を繰返し、テストの
パス，フェイルの限界を求める事により、メモリーデー
タの読出し時間を正確に把握する事が可能となる。又、
ＣＭＯＳ集積回路の選別工程において、メモリーデータ
の読出し時間の規格を容易に決定する事が可能となる。
【００１４】図４は、本発明の他の実施例のＣＭＯＳ集
積回路装置を示すブロック図である。
積回路装置を示すブロック図である。
【００１５】図４において、メモリーＡ，Ｂ，Ｃ，Ｄか
らなるメモリ部７と、テスト回路部８と、スイッチ部と
レジスタ部９と、出力端子Ａ，Ｂ，Ｃ，Ｄ，Ｅと、リー
ド（Ｒｅａｄ）端子ＲＤと、リセット端子Ｒと、入力端
子ａとを備えている。ここで、スイッチ部とレジスタ部
９としては、アナログスイッチＳＷ３〜ＳＷ９と、イン
バータＩ３，Ｉ４と、４個のＤ型フリップフロップ（Ｄ
Ｆ９〜ＤＦ１２）とを備えている。テスターピンの負荷
ＴＲは、抵抗Ｒ２，容量Ｃ２とがある。
らなるメモリ部７と、テスト回路部８と、スイッチ部と
レジスタ部９と、出力端子Ａ，Ｂ，Ｃ，Ｄ，Ｅと、リー
ド（Ｒｅａｄ）端子ＲＤと、リセット端子Ｒと、入力端
子ａとを備えている。ここで、スイッチ部とレジスタ部
９としては、アナログスイッチＳＷ３〜ＳＷ９と、イン
バータＩ３，Ｉ４と、４個のＤ型フリップフロップ（Ｄ
Ｆ９〜ＤＦ１２）とを備えている。テスターピンの負荷
ＴＲは、抵抗Ｒ２，容量Ｃ２とがある。
【００１６】本実施例が従来回路と相異する点は、ＣＭ
ＯＳ集積回路テストシステムのテストレートに同期した
信号を入力する端子ａと、その信号をクロックとし、メ
モリーＡ，Ｂ，Ｃ，Ｄのデータをそれぞれ取り込む４つ
のレジスタを備えている事である。このレジスタは、ア
ナログスイッチの切換により、シフトレジスタを構成す
る。このＣＭＯＳ集積回路装置のメモリーをＣＭＯＳ集
積回路テストシステムでテストする場合について説明す
る。タイミング図を図５に示す。
ＯＳ集積回路テストシステムのテストレートに同期した
信号を入力する端子ａと、その信号をクロックとし、メ
モリーＡ，Ｂ，Ｃ，Ｄのデータをそれぞれ取り込む４つ
のレジスタを備えている事である。このレジスタは、ア
ナログスイッチの切換により、シフトレジスタを構成す
る。このＣＭＯＳ集積回路装置のメモリーをＣＭＯＳ集
積回路テストシステムでテストする場合について説明す
る。タイミング図を図５に示す。
【００１７】図５において、図４の各部の入力波形，出
力波形が示されている。図５において、メモリーＡ，
Ｂ，Ｃ及びＤのデータは、テストレートに同期したリー
ド（Ｒｅａｄ）信号により読出される。Ｒｅａｄ信号の
出力以前に、テスト回路部８によりアナログスイッチＳ
Ｗ３，ＳＷ４，ＳＷ５及びＳＷ６をＯＮし、アナログス
イッチＳＷ７，ＳＷ８及びＳＷ９をＯＦＦとしておく。
Ｒｅａｄ信号により、メモリーＡ，Ｂ，Ｃ及びＤから出
力するデータを、入力端子ａから入力するテストレート
に同期したクロックにより、それぞれフリップフロップ
ＤＦ９，ＤＦ１０，ＤＦ１１及びＤＦ１２に取り込む。
力波形が示されている。図５において、メモリーＡ，
Ｂ，Ｃ及びＤのデータは、テストレートに同期したリー
ド（Ｒｅａｄ）信号により読出される。Ｒｅａｄ信号の
出力以前に、テスト回路部８によりアナログスイッチＳ
Ｗ３，ＳＷ４，ＳＷ５及びＳＷ６をＯＮし、アナログス
イッチＳＷ７，ＳＷ８及びＳＷ９をＯＦＦとしておく。
Ｒｅａｄ信号により、メモリーＡ，Ｂ，Ｃ及びＤから出
力するデータを、入力端子ａから入力するテストレート
に同期したクロックにより、それぞれフリップフロップ
ＤＦ９，ＤＦ１０，ＤＦ１１及びＤＦ１２に取り込む。
【００１８】次に、テスト回路部８によりアナログスイ
ッチＳＷ３，ＳＷ４，ＳＷ５及びＳＷ６をＯＦＦし、ア
ナログスイッチＳＷ７，ＳＷ８及びＳＷ９をＯＮとする
と、フリップフロップＤＦ９，ＤＦ１０，ＤＦ１１及び
ＤＦ１２によりシフトレジスタが構成される。この状態
で、入力端子ａよりテストレートに同期したクロックを
入力すると、出力端子ＥにメモリーＡ，メモリーＢ，メ
モリーＣ，メモリーＤのデータが順次出力される。ここ
で出力される信号をコンパレートする事により、メモリ
ーデータの正誤判定を行う。
ッチＳＷ３，ＳＷ４，ＳＷ５及びＳＷ６をＯＦＦし、ア
ナログスイッチＳＷ７，ＳＷ８及びＳＷ９をＯＮとする
と、フリップフロップＤＦ９，ＤＦ１０，ＤＦ１１及び
ＤＦ１２によりシフトレジスタが構成される。この状態
で、入力端子ａよりテストレートに同期したクロックを
入力すると、出力端子ＥにメモリーＡ，メモリーＢ，メ
モリーＣ，メモリーＤのデータが順次出力される。ここ
で出力される信号をコンパレートする事により、メモリ
ーデータの正誤判定を行う。
【００１９】前記動作において、メモリーの読出し時間
は、Ｒｅａｄ信号の始まりから、テストレートに同期す
るクロックの立上りまでの時間ｔ２で近似される。従っ
て、時間ｔ２を任意に設定し前記動作を繰返し、テスト
のパス，フェイルの限界を求める事により、メモリーデ
ータの読出し時間を正確に把握する事が可能となる。
は、Ｒｅａｄ信号の始まりから、テストレートに同期す
るクロックの立上りまでの時間ｔ２で近似される。従っ
て、時間ｔ２を任意に設定し前記動作を繰返し、テスト
のパス，フェイルの限界を求める事により、メモリーデ
ータの読出し時間を正確に把握する事が可能となる。
【００２０】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
集積回路装置は、特にＣＭＯＳ集積回路テストシステム
の測定ピンの負荷によらず、ＣＭＯＳ集積回路内部の処
理スピードやメモリーの読出し時間等を正確に測定でき
るという効果を有する。
集積回路装置は、特にＣＭＯＳ集積回路テストシステム
の測定ピンの負荷によらず、ＣＭＯＳ集積回路内部の処
理スピードやメモリーの読出し時間等を正確に測定でき
るという効果を有する。
【図１】本発明の一実施例の集積回路装置を示すブロッ
ク図である。
ク図である。
【図２】図１内のレジスタ部，スイッチ部等を示すブロ
ック図である。
ック図である。
【図３】図１，図２の各部の動作を示すタイミング図で
ある。
ある。
【図４】本発明の他の実施例の集積回路装置を示すブロ
ック図である。
ック図である。
【図５】図４の各部の動作を示すタイミング図である。
１ ＣＭＯＳ集積回路装置 ２ ランダムロジック部 ３ メモリ部 ４ テスト回路部 ５ レジスタ部 ６ スイッチ部 ７ メモリ部 ８ テスト回路部 ９ スイッチ部とレジスタ部
Claims (2)
- 【請求項１】 絶縁ゲート型電界効果トランジスタを用
いた集積回路装置において、ＣＭＯＳ集積回路テストシ
ステムのテストレートに同期した信号を入力する端子
と、前記信号と同相又は逆相の信号をクロックとし、出
力端子に出力される信号と同相又は逆相の信号をデータ
とするレジスタとを有する事を特徴とする集積回路装
置。 - 【請求項２】 レジスタは複数のＤ型フリップフロップ
からなる請求項１に記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250873A JPH06102329A (ja) | 1992-09-21 | 1992-09-21 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250873A JPH06102329A (ja) | 1992-09-21 | 1992-09-21 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06102329A true JPH06102329A (ja) | 1994-04-15 |
Family
ID=17214283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4250873A Withdrawn JPH06102329A (ja) | 1992-09-21 | 1992-09-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06102329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688502B1 (ko) * | 2004-10-21 | 2007-03-02 | 삼성전자주식회사 | 하이 주파수 구현이 가능한 반도체 소자의 검사방법 |
-
1992
- 1992-09-21 JP JP4250873A patent/JPH06102329A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688502B1 (ko) * | 2004-10-21 | 2007-03-02 | 삼성전자주식회사 | 하이 주파수 구현이 가능한 반도체 소자의 검사방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |