JPS5947265B2 - パタ−ン発生装置 - Google Patents
パタ−ン発生装置Info
- Publication number
- JPS5947265B2 JPS5947265B2 JP53133936A JP13393678A JPS5947265B2 JP S5947265 B2 JPS5947265 B2 JP S5947265B2 JP 53133936 A JP53133936 A JP 53133936A JP 13393678 A JP13393678 A JP 13393678A JP S5947265 B2 JPS5947265 B2 JP S5947265B2
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- JP
- Japan
- Prior art keywords
- pattern
- circuit
- bit
- setting
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体メモリ素子を試験するためのパターン
発生装置に関し、特に所望の時点で所望のビットの符号
を反転させることができるパターン発生装置を提供しよ
うとするものである。
発生装置に関し、特に所望の時点で所望のビットの符号
を反転させることができるパターン発生装置を提供しよ
うとするものである。
半導体メモリ素子の試験は一般に第１図に示すような構
成によつて行なわれる。第１図において１はパターン発
生回路を示し、このパターン発生回路から被試験メモリ
素子２ＶＣ１ワードがｎビットで構成されるパターン信
号を与え、このパターン信号を書込むと共にその読出出
力を比較器３に与え、比較器３にてパターン発生器１か
ら供給された期待値パターンと被試験メモリ素子２の読
出パターンとを比較し、その一致、不一致を検出してメ
モリ素子２の良、不良を判定するようにしている。とこ
ろでパターン発生回路１から出力されるパターン信号は
予めプログラムされた順序で決められたパターンが出力
される。
成によつて行なわれる。第１図において１はパターン発
生回路を示し、このパターン発生回路から被試験メモリ
素子２ＶＣ１ワードがｎビットで構成されるパターン信
号を与え、このパターン信号を書込むと共にその読出出
力を比較器３に与え、比較器３にてパターン発生器１か
ら供給された期待値パターンと被試験メモリ素子２の読
出パターンとを比較し、その一致、不一致を検出してメ
モリ素子２の良、不良を判定するようにしている。とこ
ろでパターン発生回路１から出力されるパターン信号は
予めプログラムされた順序で決められたパターンが出力
される。
このため必要に応じて被試験素子２の或るアドレスに与
えるパターン信号の極性を反転させたり或いは特定のア
ドレスに与えるパターン信号の任意のビットの符号の極
性を反転させたい場合がある。特に各ワードのビット相
互間の干渉による影響を見るには各ワードの所望のビッ
トの符号を反転させたり、反転しないまゝ供給したりこ
れを任意に選択できると都合がよい。被試験素子２の所
望のアドレスに与えるパターン信号の符号を全て反転さ
せることは比較的簡単に行なうことができる。
えるパターン信号の極性を反転させたり或いは特定のア
ドレスに与えるパターン信号の任意のビットの符号の極
性を反転させたい場合がある。特に各ワードのビット相
互間の干渉による影響を見るには各ワードの所望のビッ
トの符号を反転させたり、反転しないまゝ供給したりこ
れを任意に選択できると都合がよい。被試験素子２の所
望のアドレスに与えるパターン信号の符号を全て反転さ
せることは比較的簡単に行なうことができる。
然しながら所望のビットの符号だけを反転させるにはパ
ターン発生回路１内にその符号反転のためのプログラム
を用意しなければならず簡単に実用化することはできな
い。この発明の目的は簡単な構成によつて任意の時点で
所望のビツトの符号を反転させることができるパターン
発生装置を提供するにある。この発明ではパターン発生
回路１の出力側に反転回路を設け、この反転回路に反転
命令を与えることにより設定器から与えられた設定符号
により定められたビツトの符号だけを極性反転して被試
験素子２に与えるように構成したものである。
ターン発生回路１内にその符号反転のためのプログラム
を用意しなければならず簡単に実用化することはできな
い。この発明の目的は簡単な構成によつて任意の時点で
所望のビツトの符号を反転させることができるパターン
発生装置を提供するにある。この発明ではパターン発生
回路１の出力側に反転回路を設け、この反転回路に反転
命令を与えることにより設定器から与えられた設定符号
により定められたビツトの符号だけを極性反転して被試
験素子２に与えるように構成したものである。
以下にこの発明の一実施例を図面を用いて詳細に説明す
る。第２図はこの発明によるパターン発生装置の一実施
例を示す。
る。第２図はこの発明によるパターン発生装置の一実施
例を示す。
図中１はパターン発生回路を示す。この発明に卦いては
パターン発生回路１の出力側に反転回路４を設ける。反
転回路４はこの例では複数の排他的論理和回路４ａ，・
・・４ｎによつて構成した場合を示す。各排他的論理和
回路４ａ・・・４ｎの各一方の入力端子にパターン発生
回路１から予め決められた順序で出力されるパターン信
号の各ビツトの符号を与える。各排他的論理和回路４ａ
，・・・４ｎの他方の入力端子には設定回路５から反転
すべきビツトを指定する設定信号を与える。設定回路５
はレジスタ５ａとアンドゲート群５ｂとにより構成する
ことができる。レジスタ５ａにはどのビツトの符号を反
転させるかを設定して｝く、レジスタ５ａの各ビツトに
対応した符号はアンドゲート群５ｂの各ゲートの一方の
入力端子に与えられる。アンドゲート群５ｂの各ゲート
の他方の入力端子は共通接続され、その共通接続された
入力端子に反転命令信号Ｐ１を与える。例えば１ワード
を４ビツトで構成したとしてレジスタ５ａに例えば「１
，０，１，０」を設定すると、反転命令信号Ｐ１が「１
」論理に反転する毎にこの設定信号「１，０，１，０］
が反転回路４を構成する排他的論理和回路４ａ〜４ｎの
各一方の入力端子に与えられる。反転命令信号Ｐ１はパ
ターン発生回路１から出力されるパターン信号と同期し
て任意所望の時点に与えることができる。反転命令信号
Ｐ１が「０」論理となつている間は排他的論理和回路４
ａ〜４ｎの各一方の入力端子には設定回路５から「０」
論理が与えられている。よつてパターン発生回路１から
出力されるパターン信号の各ビツトの符号は、その状態
即ち反転命令信号Ｐ１が「Ｏ」論理に保持されている間
はそのま＼の極性で被試験素子２１（−与えられる。反
転命令信号Ｐ１が「１」論理に反転すると各排他的論理
和回路４ａ〜４ｎの各一方の入力端子にそれぞれ「１，
０，１，０］の設定信号が与えられる。よつて例えば第
１ビツト目の排他的論理和回路４ａの一方の入力端子に
は設定回路５から「「１」論理が与えられるから他方の
入力端子に与えられるパターン信号の符号は極性が反転
されて被試１験素子２＆／（：与えられる。よつてこの
発明によれば、任意の時点で反転命令信号Ｐ１を「１」
論理にすることにより、その時点に被試験素子２に与え
られるパターン信号の符号を設定回路５で設定したビツ
トに関してのみその極性を反転させることができる。
パターン発生回路１の出力側に反転回路４を設ける。反
転回路４はこの例では複数の排他的論理和回路４ａ，・
・・４ｎによつて構成した場合を示す。各排他的論理和
回路４ａ・・・４ｎの各一方の入力端子にパターン発生
回路１から予め決められた順序で出力されるパターン信
号の各ビツトの符号を与える。各排他的論理和回路４ａ
，・・・４ｎの他方の入力端子には設定回路５から反転
すべきビツトを指定する設定信号を与える。設定回路５
はレジスタ５ａとアンドゲート群５ｂとにより構成する
ことができる。レジスタ５ａにはどのビツトの符号を反
転させるかを設定して｝く、レジスタ５ａの各ビツトに
対応した符号はアンドゲート群５ｂの各ゲートの一方の
入力端子に与えられる。アンドゲート群５ｂの各ゲート
の他方の入力端子は共通接続され、その共通接続された
入力端子に反転命令信号Ｐ１を与える。例えば１ワード
を４ビツトで構成したとしてレジスタ５ａに例えば「１
，０，１，０」を設定すると、反転命令信号Ｐ１が「１
」論理に反転する毎にこの設定信号「１，０，１，０］
が反転回路４を構成する排他的論理和回路４ａ〜４ｎの
各一方の入力端子に与えられる。反転命令信号Ｐ１はパ
ターン発生回路１から出力されるパターン信号と同期し
て任意所望の時点に与えることができる。反転命令信号
Ｐ１が「０」論理となつている間は排他的論理和回路４
ａ〜４ｎの各一方の入力端子には設定回路５から「０」
論理が与えられている。よつてパターン発生回路１から
出力されるパターン信号の各ビツトの符号は、その状態
即ち反転命令信号Ｐ１が「Ｏ」論理に保持されている間
はそのま＼の極性で被試験素子２１（−与えられる。反
転命令信号Ｐ１が「１」論理に反転すると各排他的論理
和回路４ａ〜４ｎの各一方の入力端子にそれぞれ「１，
０，１，０］の設定信号が与えられる。よつて例えば第
１ビツト目の排他的論理和回路４ａの一方の入力端子に
は設定回路５から「「１」論理が与えられるから他方の
入力端子に与えられるパターン信号の符号は極性が反転
されて被試１験素子２＆／（：与えられる。よつてこの
発明によれば、任意の時点で反転命令信号Ｐ１を「１」
論理にすることにより、その時点に被試験素子２に与え
られるパターン信号の符号を設定回路５で設定したビツ
トに関してのみその極性を反転させることができる。
このため特にパターン発生回路１内において所望の時点
で所望のビツトの極性を反転させたパターン信号を出力
させるようにプログラムを組む場合より簡単に実現でき
る。即ちプログラムによつてどのビツトの極性を反転さ
せるかを変更するにはその都度プログラムを組替えなけ
ればならない。このためその組替えに時間と労力が多く
掛る。これに対して、この発明によれば設定回路５のレ
ジスタ５ａに記憶した設定値を変えるだけでどのビツト
の符号を反転させるかを変更することができ、その選択
の自由度は大きく、また短時間にその設定の変更ができ
便利である。従つてこの発明によれば被試験素子２の試
験中に任意に反転命令信号Ｐ１を例えば「１」論理にす
るだけでパターン信号のビツト別の符号を反転させるこ
とができるため、例えば半導体メモリ素子内のメモリセ
ル相互間の干渉等による誤動作も見付けることができ精
度の高いメモリ素子の試験ができる。
で所望のビツトの極性を反転させたパターン信号を出力
させるようにプログラムを組む場合より簡単に実現でき
る。即ちプログラムによつてどのビツトの極性を反転さ
せるかを変更するにはその都度プログラムを組替えなけ
ればならない。このためその組替えに時間と労力が多く
掛る。これに対して、この発明によれば設定回路５のレ
ジスタ５ａに記憶した設定値を変えるだけでどのビツト
の符号を反転させるかを変更することができ、その選択
の自由度は大きく、また短時間にその設定の変更ができ
便利である。従つてこの発明によれば被試験素子２の試
験中に任意に反転命令信号Ｐ１を例えば「１」論理にす
るだけでパターン信号のビツト別の符号を反転させるこ
とができるため、例えば半導体メモリ素子内のメモリセ
ル相互間の干渉等による誤動作も見付けることができ精
度の高いメモリ素子の試験ができる。
またこの試験を行なうための附加装置は反転回路４と設
定回路５だけで済むため安価に作ることができる利点も
ある。尚上述では設定回路５に訃いて設定信号の記憶手
段としてレジスタ５ａを用いたが、例えば切換スイツチ
によつて「１」論理と［０」論理を発生させるように構
成することもできる。
定回路５だけで済むため安価に作ることができる利点も
ある。尚上述では設定回路５に訃いて設定信号の記憶手
段としてレジスタ５ａを用いたが、例えば切換スイツチ
によつて「１」論理と［０」論理を発生させるように構
成することもできる。
また複数の循環レジスタを並列的に設け、その複数のレ
ジスタから同時に読出出力を得て、その複数の読出出力
によつて順次ｎビツトの設定信号を得るようにし、必要
に応じてその設定信号の中から所望のパターンの設定信
号を選択して出力させるように構成することもできる。
各循環レジスタの読出速度をパターン信号の発生速度よ
り速くすれば瞬時にどのビツトの符号を反転させるかを
設定でき、またその変更も瞬時に行なうことができる。
ジスタから同時に読出出力を得て、その複数の読出出力
によつて順次ｎビツトの設定信号を得るようにし、必要
に応じてその設定信号の中から所望のパターンの設定信
号を選択して出力させるように構成することもできる。
各循環レジスタの読出速度をパターン信号の発生速度よ
り速くすれば瞬時にどのビツトの符号を反転させるかを
設定でき、またその変更も瞬時に行なうことができる。
第１図は半導体メモリ素子の試験方法を説明するための
系統図、第２図はこの発明の一実施例を示す系統図であ
る。 １：パターン発生回路、２：被試験素子、４：極性反転
回路、５：設定回路、Ｐ１ ：極性反転命令信号。
系統図、第２図はこの発明の一実施例を示す系統図であ
る。 １：パターン発生回路、２：被試験素子、４：極性反転
回路、５：設定回路、Ｐ１ ：極性反転命令信号。
Claims (1)
- １ 被試験メモリに印加する書込パターン及び被試験メ
モリに書込パターン信号が正しく書込めたかを確認する
ための期待値パターンを発生するｎビットのパターン発
生回路と、このパターン発生回路からのパターン信号の
うちのどのビットの極性を反転させるかを設定する設定
回路と、この設定回路の内容に従つて反転命令が印加さ
れたときにデータ発生回路からのデータの所望ビットの
極性を反転させる反転回路とを具備して成るパターン発
生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53133936A JPS5947265B2 (ja) | 1978-10-30 | 1978-10-30 | パタ−ン発生装置 |
| US06/026,246 US4293950A (en) | 1978-04-03 | 1979-04-02 | Test pattern generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53133936A JPS5947265B2 (ja) | 1978-10-30 | 1978-10-30 | パタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5560872A JPS5560872A (en) | 1980-05-08 |
| JPS5947265B2 true JPS5947265B2 (ja) | 1984-11-17 |
Family
ID=15116523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53133936A Expired JPS5947265B2 (ja) | 1978-04-03 | 1978-10-30 | パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947265B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411388U (ja) * | 1987-07-10 | 1989-01-20 | ||
| WO2009141849A1 (ja) * | 2008-05-21 | 2009-11-26 | 株式会社アドバンテスト | パターン発生器 |
-
1978
- 1978-10-30 JP JP53133936A patent/JPS5947265B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411388U (ja) * | 1987-07-10 | 1989-01-20 | ||
| WO2009141849A1 (ja) * | 2008-05-21 | 2009-11-26 | 株式会社アドバンテスト | パターン発生器 |
| JP4722226B2 (ja) * | 2008-05-21 | 2011-07-13 | 株式会社アドバンテスト | パターン発生器 |
| US8423840B2 (en) | 2008-05-21 | 2013-04-16 | Advantest Corporation | Pattern generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5560872A (en) | 1980-05-08 |
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